[发明专利]有效减少等离子体处理室中气体停留时间的方法和装置

说明书

背景技术

等离子体已长期被应用于将衬底(例如，晶片、平板显示器、液晶显示器等)加工成用于并入多种电子产品(例如，智能手机、计算机等)中的电子器件(例如，集成电路芯片)。

在等离子体处理中，可利用具有一个或多个等离子体处理室的等离子体处理系统对一个或多个衬底进行处理。在各处理室中，等离子体生成可采用电容耦合等离子体技术、电感耦合等离子体技术、电子回旋技术、微波技术等。

在晶片的处理期间，例如将反应气体(可使用一种或多种类型的气体)释放到等离子体处理区并激发以形成等离子体。例如，如果将等离子体用于蚀刻衬底的平面部(而不是斜面部)，则将等离子体约束在等离子体处理区，该处理区居中于衬底上方并且通常是由衬底、上电极或上室壁/部件和/或约束环组件所限制。然后，将等离子体用于蚀刻、沉积、或者对晶片表面的暴露区域进行其它处理。

在处理期间，等离子体与衬底上的暴露区发生相互作用，该相互作用对暴露区进行处理并生成副产物。然后，当继续由所提供的反应气体生成等离子体时将副产物气体抽走。等离子体中的其它组分(离子或自由基)可形成某些前体，这些前体对于被蚀刻结构的侧壁保护从而确保各向异性蚀刻而言是重要的。举例而言，这种前体可使聚合物沉积在特征侧壁上从而改善蚀刻方向性。其它前体可有利地在不同材料的薄膜之间获得某些蚀刻选择性，否则将会难以实现这样的蚀刻选择性。

图1示出了在等离子体处理系统(其具有一个或多个室)中的常规等离子体处理室102。图1中显示衬底104被布置在构成下电极的静电卡盘(ESC)106上。图中显示绝缘环108和接地环110包围ESC 106。图中显示等离子体处理区120被室顶板122、下电极/ESC 106、和成组的约束环124所限制。例如，在电容耦合等离子体处理系统的情况下，室顶板122可代表上电极。在其它系统中，室顶板可简单地代表用于约束等离子体的室结构。

从外部气体供给源(常规的，未图示)经由气体增压室130提供反应气体，气体增压室130也可包括用于控制上电极122的温度的加热装置。在图1的实例中，等离子体处理室102是电容耦合等离子体室，因此室顶板122可代表上电极，该上电极例如可接地或者可向该上电极提供射频(RF)能量。

等离子体生成功率源170，在图1的实例中采用RF功率源的形式，向下电极/ESC 106提供RF能量以点燃等离子体处理区120中的等离子体。在其它室设计中或者在采用不同等离子体生成技术的室中，等离子体生成功率源170可包括用于向室中的不同组件提供RF能量的多个功率源，或者可以是与RF不同的另一类型的等离子体生成技术(例如微波)。

可经过室侧部或室底部或者两者排出副产物气体。等离子体处理室102的组件、以及使用电容耦合等离子体或使用由不同等离子体生成技术所生成的其它等离子体的其它现有等离子体生成室的组件是常规的，并且对于本领域技术人员是熟知的，这里将不作详细说明。

已观察到在一些等离子体处理室中，从衬底104的中心区150到衬底104的边缘区152存在某种程度的处理不均匀性(在处理速率或处理结果方面)。当在窄间隙处理室(窄间隙处理室表示其中衬底上表面与上电极下表面之间的间隙可以小于衬底直径的10％的处理室)中进行蚀刻和/或对较大衬底(例如450mm或450mm以上的晶片)进行处理时，不均匀性问题往往会更加严重。

在一些情况下，对高深宽比特征的蚀刻往往会遇到被称为ARDE(深宽比影响蚀刻)的现象。一些证据表明导致ARDE的一个机制是将反应副产物从诸如高深宽比的孔(或槽孔)之类深结构的下部向外扩散到晶片表面会花费相对较长的时间，其中可以将反应副产物从该晶片表面抽走。蚀刻副产物在深特征底部的数量增加会减慢新蚀刻剂的再补给，由此减小它们的浓度。这导致当前端进入特征的更深位置时，与刚好在掩膜下方的速率相比，前端蚀刻减慢。

鉴于前述情况，期望有改进的蚀刻技术和装置。

发明内容