[实用新型]一种集成电路芯片的latch-up保护结构

说明书

技术领域

本实用新型涉及集成电路领域，特别涉及一种集成电路芯片的latch-up保护结构。

背景技术

在集成电路领域，很多芯片常常工作在强磁场、强电场等强干扰的环境，芯片常受到静电以及其他电脉冲的干扰，通常情况下，芯片的输入输出端口有ESD等保护器件的保护使芯片能够正常工作，但对于某一些芯片，由于其输出端电路的MOS管漏极扩散区直接与输出PAD相连，外部的干扰电流可直接进入芯片的衬底形成衬底电流(参阅图1)；在CMOS电路中，相邻的NMOS器件与PMOS器件由于衬底寄生三极管（Q1、Q2）和寄生电阻R_sub、R_well的存在，会存在SCR(即可控硅整流器)结构(参阅图2)，衬底电流的产生会使衬底中各点的电势不同而形成衬底电压降，衬底上的电压降会使SCR结构中的三极管（Q1、Q2）导通，若三极管的电流增益大于1则会引起电路的闩锁，进而导致芯片失效甚至永久性地损坏。

发明内容

为了解决上述技术问题，本实用新型提供一种结构简单、可提高latch-up免疫力的集成电路芯片的latch-up保护结构。

本实用新型解决上述问题的技术方案是：一种集成电路芯片的latch-up保护结构，包括芯片的内部电路以及与内部电路相连的驱动电路，所述驱动电路包括P型衬底，NMOS管以及PMOS管，NMOS管置于P型衬底上，P型衬底上设有N阱，所述PMOS管置于N阱中，所述PMOS管与N阱之间设有第一隔离层，所述NMOS管与P型衬底之间设有第二隔离层。

所述第一隔离层与N阱之间设有第一保护环，第二隔离层与P型衬底之间设有第二保护环，NMOS管与PMOS管之间通过第一保护环和第二保护环分隔开。

芯片的输入端分别与NMOS管的栅极、PMOS管的栅极相连，PMOS管的源极接高电平，NMOS管的源极接地，NMOS管的漏极与PMOS管的漏极相连后作为芯片的输出端，芯片的输出端经限流电阻后与PAD相连。

所述集成电路芯片的latch-up保护结构还包括ESD器件，所述ESD器件与PAD相连。

所述PAD与驱动电路之间设有第一双层保护环。

所述驱动电路与内部电路之间设有第二双层保护环。

本实用新型的有益效果在于：

1、本实用新型的NMOS管和PMOS管的衬底中设有ESD1DM隔离层，加强了漏极扩散区与衬底的隔离；

2、本实用新型的NMOS管与PMOS管之间设有保护环，能够达到切断芯片中寄生SCR的电流路径的目的；

3、本实用新型驱动电路的输出端与输出PAD之间设有一个限流电阻，能够减小流入到电路衬底的外部干扰电流，降低芯片因外部电流注入而诱发闩锁效应的概率；

4、本实用新型的驱动电路与内部电路之间、驱动电路与输出PAD之间均设有双层保护环，能够隔离噪声，减小输出级与附近电路的相互影响。

附图说明

    图1为一般驱动输出的电路结构剖面图。

图2为芯片衬底上寄生的SCR电路结构示意图。

图3为本实用新型的结构示意图。

图4为图3的俯视图。

图中：1为P-sub(即P型衬底)；2为N-well(即N阱)；3为限流电阻；4为PMOS的ESD1DM层；5为PMOS的漏极；6为PMOS的源极；7为PMOS的衬底接触；8、9为PMOS的保护环；10、15为NMOS的保护环；11为NMOS的漏极；12为NMOS的ESD1DM层；13为NMOS的源极；14为NMOS衬底接触；16为驱动器输出PAD；17为ESD器件；18、19与20、21分别为两层保护环；22为芯片内部电路。

具体实施方式

下面结合附图和实施例对本实用新型作进一步的说明。