[实用新型]内部整合电路与其控制电路有效
| 申请号： | 201320838471.0 | 申请日： | 2013-12-18 |
| 公开（公告）号： | CN203733110U | 公开（公告）日： | 2014-07-23 |
| 发明（设计）人： | 杨东坪 | 申请（专利权）人： | 明瑞电子(成都)有限公司 |
| 主分类号： | G06F13/38 | 分类号： | G06F13/38 |
| 代理公司： | 隆天国际知识产权代理有限公司 72003 | 代理人： | 张然;李昕巍 |
| 地址： | 610092 四川省成都市青羊区工业*** | 国省代码： | 四川;51 |
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| 摘要： | |||
| 搜索关键词： | 内部 整合 电路 与其 控制电路 | ||
1.一种内部整合电路，包含：
多个子装置；
一控制电路，包含：
一中央处理单元，其输出一数据信号、一时脉信号与多个定址信号，其中该时脉信号传送至该多个子装置；以及，
一通用解码开关，电连接于该等子装置与该中央处理单元，其于接收该数据信号与该多个定址信号后，根据该多个定址信号而选择将该数据信号输出至该多个子装置的一者。
2.如权利要求1的内部整合电路，其特征在于，该通用解码开关包含：
一逻辑电平转换器，电连接于该中央处理单元，其接收该多个定址信号；以及，
一解码器，电连接于该中央处理单元、该多个子装置与该逻辑电平转换器，其根据该等定址信号而选择该等子装置的一者接收该数据信号。
3.如权利要求2的内部整合电路，其特征在于，该逻辑电平转换器将该多个定址信号的电压电平转换后，提供经转换后的该多个定址信号予该解码器。
4.如权利要求2的内部整合电路，其特征在于，该解码器根据该多个定址信号的布尔逻辑组合而选择该多个子装置的一者接收该数据信号。
5.如权利要求1的电路，其中该通用解码开关为一74HC4052电路、一74HCT4052电路或一74LV4051电路。
6.如权利要求1的内部整合电路，其特征在于，该多个子装置的个数对应于该多个定址信号的数量。
7.如权利要求1的内部整合电路，其特征在于，该中央处理单元通过多个通用输入/输出接脚而输出该多个定址信号。
8.一种内部整合电路的控制电路，其特征在于，电连接于多个子装置，该控制电路包含：
一中央处理单元，其输出一数据信号、一时脉信号与多个定址信号，其 中该时脉信号传送至该多个子装置；以及，
一通用解码开关，电连接于该多个子装置与该中央处理单元，其于接收该数据信号与该多个定址信号后，根据该多个定址信号而选择将该数据信号输出至该多个子装置的一者。
9.如权利要求8的控制电路，其特征在于，该通用解码开关包含：
一逻辑电平转换器，电连接于该中央处理单元，其接收该多个定址信号；以及，
一解码器，电连接于该中央处理单元、该多个子装置与该逻辑电平转换器，其根据该多个定址信号而选择该多个子装置的一者接收该数据信号。
10.如权利要求9的控制电路，其特征在于，该逻辑电平转换器将该多个定址信号的电压电平转换后，提供经转换后的该多个定址信号予该解码器。
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