[实用新型]内存条布线装置

说明书

技术领域

本实用新型涉及计算机技术，尤其涉及一种内存条布线装置。

背景技术

采用无内部互锁流水级微处理器（Microprocessor without Interlocked Piped Stages，简称：MIPS）构架的高性能精简指令集计算机（Reduced Instruction Set Computer，简称：RISC）处理器，例如通常的龙芯处理器，主要应用于桌面及高性能服务器领域中。

目前，为了实现系统内存可以扩展的目的，采用MIPS构架的高性能RISC处理器中的内存控制器通常可以连接两个内存插槽；如图1所示，为现有技术所提供的一种处理器中内存条布线装置的结构示意图，内存信号线的走线方式具体为，该内存信号线从内存控制器的引脚连接出来，连接到第一内存插槽的引脚上，进而经过该第一内存插槽的过孔点连接至第二内存插槽的引脚上。

但是，现有技术中高性能RISC处理器中的内存条布线方式，连接第二内存插槽的内存信号经由第一内存插槽中的过孔点，内存信号在内存插槽附近阻抗下降严重，导致内存信号产生较大的反射，降低了处理器的系统性能。

实用新型内容

本实用新型提供一种内存条布线装置，以解决现有技术中内存条布线方式造成内存信号在内存插槽附近阻抗下降严重，导致内存信号产生较大的反射的问题。

本实用新型提供一种内存条布线装置，包括：

内存信号线、处理器和两个内存插槽；

所述处理器中设置有内存控制器，所述内存信号线的一端连接所述内存控制器的引脚，另一端连接至所述两个内存插槽中间的过孔点；

所述内存信号线从所述过孔点分成两路内存信号线，分别连接至所述两个内存插槽中对应的引脚上。

如上所述的装置，其中，所述内存信号线为所述两个内存插槽共用的信号线。

如上所述的装置，其中，所述共用的信号线的类型包括数据信号线和地址信号线。

如上所述的装置，其中，所述处理器中设置的内存控制器至少有两个，每个内存控制器分别与两个内存插槽连接；

所述每个内存控制器的信号线的一端连接所述每个内存控制器的引脚，另一端具体连接至与所述每个内存控制器对应的两个内存插槽中间的过孔点；

所述每个内存控制器的信号线从所述过孔点分成两路信号线，分别连接至与所述每个内存控制器对应的两个内存插槽中对应的引脚上。

如上所述的装置，其中，所述至少两个内存控制器分别连接的所述两个内存插槽对称的设置在所述处理器的两边。

如上所述的装置，其中，本实用新型所提供的内存条布线装置，通过将内存信号线的一端连接到内存控制器的引脚，另一端连接至两个内存插槽中间的过孔点，从而在该过孔点将该内存信号线分成两路信号线分别连接至两个内存插槽中对应的引脚上，使得内存条插入该两个内存插槽中时，本实施例中内存信号线的连接方式有效的降低了内存条插针中的寄生电容，解决现有技术中内存条布线方式造成内存信号在内存插槽附近阻抗下降严重，导致内存信号产生较大的反射的问题，提高了处理器的系统性能。

附图说明

为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术中所提供的一种处理器中内存条布线装置的结构示意图；

图2为本实用新型实施例一所提供的一种内存条布线装置的结构示意图；

图3为本实用新型实施例二所提供的一种内存条布线装置的结构示意图。

具体实施方式

为使本实用新型实施例的目的、技术方案和优点更加清楚，下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

实施例一