[实用新型]抑制高速比较器火花码和亚稳态的电路结构有效
| 申请号： | 201320721475.0 | 申请日： | 2013-11-13 |
| 公开（公告）号： | CN203590202U | 公开（公告）日： | 2014-05-07 |
| 发明（设计）人： | 马辉;应祖金;蒋赛尖 | 申请（专利权）人： | 无锡思泰迪半导体有限公司 |
| 主分类号： | H03M1/12 | 分类号： | H03M1/12;H03M1/06 |
| 代理公司： | 无锡盛阳专利商标事务所(普通合伙) 32227 | 代理人： | 杜丹盛 |
| 地址： | 214028 *** | 国省代码： | 江苏;32 |
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| 摘要： | |||
| 搜索关键词： | 抑制 高速 比较 火花 亚稳态 电路 结构 | ||
【权利要求书】：
1.一种抑制高速比较器火花码和亚稳态的电路结构，其包括格雷码编码电路，所述格雷码编码电路包括输入端和输出端，所述格雷码编码电路的输入端包括多个二输入与非门，其特征在于，与所述格雷码编码电路的输出端最高位连接的所述二输入与非门的一个输入端接地、另一个输入端设置二输入或门，其他所述二输入与非门的输入端分别设置二输入或门，所述二输入或门的输出端连接所述二输入与非门的输入端。
2.根据权利要求1所述的一种抑制高速比较器火花码和亚稳态的电路结构，其特征在于，所述格雷码编码电路输入端包括八个所述二输入与非门。
3.根据权利要求1所述的一种抑制高速比较器火花码和亚稳态的电路结构，其特征在于，所述二输入或门的两个输入端分别输入对应的所述格雷码电路的输入端的比较器输出码与所述比较器输出码的高一位输出码，输入所述比较器输出码最高位的二输入或门的另一个输入端接地。
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