[实用新型]半导体器件

说明书

技术领域

本实用新型涉及半导体制造领域，特别是涉及一种半导体器件。

背景技术

在先进的互补金属氧化物半导体（CMOS）产业中，随着22nm及更小尺寸的到来，以及电子行业对产品性能需求的日益提高，业内需要尽可能的提高NMOS和PMOS的性能，以获得一席之地。

目前的情况是，PMOS的饱和电流要比NMOS低，于是PMOS的性能成为制约CMOS整体性能的一个因素。这是由于空穴的迁移率要比电子的迁移率差。因此，例如应力技术被运用到CMOS工艺中，以希望得到理想的器件。

在现有工艺中，对于NMOS而言，通常是采用施加拉应力的方法，而对于PMOS而言，则是采用施加压应力的方法，例如在NMOS中，填充SiC，在PMOS中，填充SiGe，或者在NMOS中形成拉应力层（通常为contact etch stop layer，CESL），在PMOS中形成压应力层（通常为double stress layer，DSL），以分别产生拉应力和压应力，从而达到提高迁移率的效果。

上述方法确实对提高器件的性能起到了较佳的作用，然而如何在此基础上进一步改善，以期进一步提高器件性能，是所需要解决的。

实用新型内容

本实用新型的目的在于，提供一种半导体器件，以提高PMOS的迁移率，提升产品的性能。

为解决上述技术问题，本实用新型提供一种半导体器件，包括：

衬底，所述衬底至少包括有N阱及STI；所述衬底上形成有栅极多晶硅，所述栅极多晶硅覆盖部分所述N阱及部分STI；所述N阱上形成有第一应力层和第二应力层，所述第一应力层覆盖所述栅极多晶硅位于所述N阱上的部分；所述第二应力层覆盖所述第一应力层外的其他区域；其中，所述第一应力层在L方向提供压应力，所述第二应力层在W方向提供拉应力。

可选的，对于所述的半导体器件，所述第一应力层为DSL层。

可选的，对于所述的半导体器件，所述DSL层的厚度为15-40nm。

可选的，对于所述的半导体器件，所述第二应力层为CESL层。

可选的，对于所述的半导体器件，所述CESL层的厚度为15-40nm。

可选的，对于所述的半导体器件，所述栅极多晶硅两侧形成有侧墙，所述CESL层覆盖所述侧墙。

可选的，对于所述的半导体器件，所述N阱中栅极多晶硅两侧形成有源漏极。

可选的，对于所述的半导体器件，所述衬底还包括P阱，所述P阱与N阱通过所述STI隔离，所述P阱上形成有栅极多晶硅，所述第二应力层还覆盖所述P阱。

与现有技术相比，本实用新型提供的半导体器件，在N阱上的栅极多晶硅上形成了两种应力层，从而使得第一应力层在L方向产生压应力，第二应力层在W方向产生拉应力。相比现有技术，能够进一步提高PMOS的迁移率。更加显著的，本实用新型由于是所述第一应力层提供压应力，所述第二应力层提供拉应力，对于沟道宽度较窄的PMOS起到的作用尤为明显。

附图说明

图1-图3为本实用新型一实施例中半导体器件在制造过程中器件结构的L方向的截面图；

图4为本实用新型一实施例中半导体器件的N阱区域的俯视图；

图5为本实用新型一实施例中半导体器件的N阱区域的W方向的截面图；

图6为本实用新型一实施例中半导体器件的N阱区域的L方向的截面图。

具体实施方式

下面将结合示意图对本实用新型的半导体器件进行更详细的描述，其中表示了本实用新型的优选实施例，应该理解本领域技术人员可以修改在此描述的本实用新型，而仍然实现本实用新型的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本实用新型的限制。

为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本实用新型由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。

在下列段落中参照附图以举例方式更具体地描述本实用新型。根据下面说明和权利要求书，本实用新型的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本实用新型实施例的目的。