[实用新型]半导体器件

说明书

技术领域

本实用新型涉及半导体器件的技术，尤其涉及有效适用于将平面尺寸不同的多个半导体芯片层叠的半导体器件的技术。 

背景技术

在日本特开2011-187574号公报(专利文献1)中，记载了在多个存储芯片的层叠体与布线基板之间配置有具备贯通电极的半导体芯片的半导体器件。 

另外，在日本特开2008-91638号公报(专利文献2)、日本特开2008-91640号公报(专利文献3)中，记载了包含多个半导体芯片的层叠体的、多个半导体芯片搭载并一并封固在布线基板上的半导体器件。 

另外，在日本特表2010-538358号公报(专利文献4)中，作为层叠多个半导体芯片的方法，记载了以晶片级进行层叠的方法以及以芯片级进行层叠的方法。 

现有技术文献 

专利文献 

专利文献1：日本特开2011-187574号公报 

专利文献2：日本特开2008-91638号公报 

专利文献3：日本特开2008-91640号公报 

专利文献4：日本特表2010-538358号公报 

实用新型内容

本申请发明人研究了使在布线基板上层叠有多个半导体芯片的半导体器件的性能提高的技术。作为其中一个环节，对所谓的SIP (System In Package：系统级封装)型的半导体器件进行了研究，即：通过将多个半导体芯片(例如，存储芯片和控制该存储芯片的控制芯片)搭载在1个半导体器件内而由该1个半导体器件构筑系统。 

作为多个半导体芯片的层叠方法，有在半导体芯片形成贯通电极并经由该贯通电极将多个半导体芯片相互电连接的方式。该方式能够将层叠的多个半导体芯片间不经由导线而连接，因此能够减小半导体芯片间的传输距离。 

然而，在层叠平面尺寸不同的多个半导体芯片的情况下，本申请发明人发现在各半导体芯片的设计自由度这一点上受到很大制约。 

本实用新型正是为了解决上述技术课题而研发的，其目的在于提供一种能够使半导体芯片的设计自由度提高的半导体器件。 

其他课题和新型特征将从本说明书的记载以及附图得以明确。 

本实用新型的第1技术方案为一种半导体器件，包括：布线基板，其具有第1面以及与所述第1面相反侧的第2面；第1半导体芯片，其具有：第1表面；形成于所述第1表面的多个第1表面电极；与所述第1表面相反侧的第1背面；以及多个第1背面电极，其形成于所述第1背面、并分别与所述多个第1表面电极电连接、且形成在俯视时与所述多个第1表面电极分别重叠的位置，该第1半导体芯片以所述第1表面与所述布线基板的所述第1面相对的方式搭载在所述布线基板的所述第1面上；第2半导体芯片，其具有：第2表面；多个第2表面电极，其形成于所述第2表面、并分别与所述多个第1背面电极电连接；与所述第2表面相反侧的第2背面；多个第2背面电极，其形成于所述第2背面并分别与所述多个第2表面电极电连接；多个贯通电极，其从所述第2表面和所述第2背面中的一个面贯通到另一个面；以及多条引出布线，其形成于所述第2表面或所述第2背面，将所述多个贯通电极与所述多个第2表面电极或所述多个第2背面电极电连接，该第2半导体芯片搭载在所述第1半导体芯片的所述第1背面上；第3半导体芯片，其具有：第3表面；形成于所述第3表面并分别与所述多个第2背面电极电连接的多个 第3表面电极；以及与所述第3表面相反侧的第3背面，该第3半导体芯片以所述第3表面与所述第2半导体芯片相对的方式搭载在所述第2半导体芯片上；以及多个外部端子，其形成于所述布线基板的所述第2面，所述第3半导体芯片的平面尺寸大于所述第1半导体芯片的平面尺寸。 

本实用新型的第2技术方案，在技术方案1所述的半导体器件中，其中，在所述第3半导体芯片上形成有第1电路，在所述第1半导体芯片上形成有对所述第1电路的驱动进行控制的第1控制电路。 

本实用新型的第3技术方案，在技术方案2所述的半导体器件中，其中，所述第3半导体芯片的所述多个第3表面电极配置在所述第3表面的中央部。 

本实用新型的第4技术方案，在技术方案3所述的半导体器件中，其中，所述第2半导体芯片的所述多个第2背面电极与所述第3半导体芯片的所述多个第3表面电极配置于在厚度方向上重叠的位置，并经由接合材料而电连接，所述第1半导体芯片的所述多个第1背面电极与所述第2半导体芯片的所述多个表面电极配置于在厚度方向上重叠的位置。