[实用新型]通讯接口同步电路

说明书

【技术领域】

本实用新型涉及集成电路，具体涉及一种带噪声抑制功能的通讯接口同步电路。 

【背景技术】

随着CMOS工艺的快速发展，使得集成电路的工作速度越来越快，集成度越来越高，可实现的功能越来越多，并且工作的环境越来越复杂。在很多大规模集成电路，特别是SOC芯片，都存在芯片与外界的通讯，为了使通讯在恶劣和复杂的环境下能够正常的实施，抑制噪声和同步采样信号是关键。本实用新型旨在保证在各种复杂和恶劣的工作环境下，实现集成电路与外界的正常通讯。 

【实用新型内容】

本实用新型要解决的技术问题是提供一种通讯接口同步电路，其能给集成电路提供一个稳定可靠的通讯输入信号。 

上述技术问题通过以下技术方案解决： 

一种用于芯片与外界通讯的通讯接口同步电路，所述芯片设有时钟信号，其特征在于，包括依次连接的同步采样电路和噪声抑制电路，所述同步采样电路包括依次串联连接的至少两个D触发器，第一个D触发器的“D”引脚作为同步采样电路的输入端，最后一个D触发器的“Q”引脚作为同步采样电路的输出端。 

本实用新型采用有至少两个D触发器构成的同步采样电路，可以消除亚稳态，使噪声抑制电路得到边缘干净的信号；采用噪声抑制电路，可以消除信号稳定期间被其它信号串扰引起的毛刺。外部输入信号依次通过同步采样电路和噪声抑制电路后，可以给集成电路提供一个稳定可靠的内部输入信号。 

在此解释下，两个D触发器的串联连接，具体是，前一个D触发器的“Q” 引脚与后一个D触发器的“D”引脚相连。 

所述同步采样电路由串联连接的第一D触发器和第二D触发器构成。 

同步采样电路中的所有D触发器的“CK”引脚均连接所述时钟信号。 

所述噪声抑制电路包括第三D触发器、异或门、二路选择器和第四D触发器，第三D触发器的“D”引脚和异或门的第一输入端都连接同步采样电路的输出端,第三D触发器的“Q”引脚连接异或门的第二输入端和二路选择器的“1”输入端，异或门的输出端连接二路选择器的控制端“S”，二路选择器的输出端连接第四D触发器的“D”引脚,第四D触发器的“Q”引脚连接二路选择器的“0”输入端，二路选择器的输出端作为电路输出端；当异或门输出为“0”时，二路选择器选择其“0”输入端作为输出；当异或门输出为“1”时，二路选择器选择其“1”输入端作为输出。本方案具有以下优点：采样得到的内部数字信号波形，与外部信号波形更一致；可以大大降低亚稳态的出现概率；在噪声环境下，可以更有效的滤除与采样时钟频率相近的噪声；可以采用标准单元库的基本单元搭建电路，这样做能提高电路的可移植性，能较快的在不同的工艺库中实现电路；可以提供给集成电路内部不同的通讯协议使用，如UART、I2C、SPI或者自定义通讯协议，降低了整个集成电路通讯接口信号的时序难度。 

噪声抑制电路和同步采样电路中的所有D触发器的“CK”引脚均连接所述时钟信号。 

本技术领域的公知常识，D触发器的“CK”引脚需要连接时钟信号进行工作；因此，在上述同步采样电路和上述噪声抑制电路中，所有D触发器的“CK”引脚连接同样的时钟信号。 

【附图说明】

图1为本实用新型的结构框图； 

图2为本实用新型的具体结构图； 

图3为本实用新型处理一种具体通讯输入信号的信号关系图。 

【具体实施方式】