[实用新型]寻址功能与存储单元一体化存储控制器

说明书

技术领域

本实用新型涉及一种寻址功能与存储单元一体化存储控制器，尤其涉及一种基于FPGA并行操作电路硬连接的寻址功能与存储单元一体化存储控制器的操作控制电路及其时序控制。

背景技术

存储器是微型计算机系统、各种智能系统必须具备的部件，无论是嵌入在这些系统中的微处理器芯片中的存储器，还是微处理器通过系统总线连接的外扩的存储器，包括微处理器内部的寄存器组等，都具有读、写操作功能，但功能单一，即按照微处理器内部地址总线，或外部的系统地址总线的地址值，直接对该地址的寄存器或存储单元进行读写操作。这些存储器和寄存器的寻址过程是由微处理器完成，对于间接寻址、基址加变址寻址等其它较为复杂的寻址方式，还涉及到地址的计算、地址数据的传输等过程；另一方面，存储器中的存储单元相互之间的数据传输，一般需要通过微处理器内部的某一个寄存器中转来实现存储单元相互之间的数据传输，即需要两条传输指令才能够完成存储器中的某一个存储单元的数据传输到另一个存储单元；存储器和寄存器的寻址过程，存储器中的存储单元相互之间的数据传输的过程将花费微处理器的时钟脉冲周期，增加了微处理器执行程序指令流的负担，不利于提高执行指令序列的速度。

发明内容

本实用新型的目的在于提供一种寻址功能与存储单元一体化存储控制器，这种一体化存储控制器被系统选中，从系统总线读入命令、地址或还要写入的立即数，在内部脉冲分配器的时序脉冲控制下，自主完成命令所规定的地址计算、寻址和对存储器读写的操作功能，能够实现存储单元相互之间的数据传输，在执行存储器的写操作命令的过程中，就不需要微处理器对寻址过程和写入操作再进行任何操作，充分应用了FPGA的并行处理功能，实现一体化存储控制器读写命令操作与系统执行其它指令过程的并行处理。

解决上述技术问题的技术方案是：一种基于FPGA并行处理的特点，应用FPGA设计硬连接控制电路及其时序控制电路组成的寻址功能与存储单元一体化存储控制器，其特征在于：该一体化存储控制器包括命令寄存及地址暂存控制模块、存储单元、组合逻辑电路模块、脉冲分配器、数据传输控制模块和地址通道控制模块；

所述命令寄存及地址暂存控制模块分别与存储单元，组合逻辑电路模块，脉冲分配器，数据传输控制模块，地址通道控制模块连接；

所述存储单元还与数据传输控制模块，地址通道控制模块连接；

所述组合逻辑电路模块还与脉冲分配器，数据传输控制模块，地址通道控制模块连接；

所述脉冲分配器还与数据传输控制模块，地址通道控制模块连接；

所述数据传输控制模块还与地址通道控制模块连接；

所述命令寄存及地址暂存控制模块在CS为“0”时，在系统WR信号的作用下，存储指令代码并译码、存储间接寻址和基址+变址寻址用的存储单元的地址值、直接寻址的地址值和偏移量并予以输出；如果还有第2个直接寻址的地址值，则在系统第二个WR信号的作用下，存储第2个直接寻址的地址值并予以输出；发出WR1或WR2脉冲信号作为脉冲分配器工作的启动脉冲信号；在执行普通存储器读写功能指令时，复位脉冲分配器；所述命令寄存及地址暂存控制模块被复位时，所有命令输出端为“1”；对于写入数据的命令或存储单元中的两个存储单元之间的数据传输命令，当该命令的命令参数写入所述命令寄存及地址暂存控制模块之后，CS由“0”→“1”；

所述存储单元的基本结构与普通存储器相同；存储单元中设置有作为间接寻址和基址加变址寻址用的存储单元R₀—R₁₅；

所述组合逻辑电路模块的输入端与命令寄存及地址暂存控制模块的11条命令输出端连接，13个与门输出是这11条命令与逻辑组合的与逻辑值；

所述脉冲分配器作为寻址功能与存储单元一体化存储控制器的内部时序脉冲发生器，输出脉冲①，脉冲②，脉冲③，脉冲④，脉冲⑤，脉冲⑥，脉冲⑦，脉冲⑧，为数据传输控制模块，地址通道控制模块提供时序脉冲信号；并向命令寄存及地址暂存控制模块输出复位信号；

所述数据传输控制模块在寻址功能控制信号、RD、WR、命令寄存及地址暂存控制模块输出的WR2信号、脉冲分配器输出的时序脉冲以及组合逻辑电路模块的与逻辑输出值的作用下，实现存储单元的DB_1与系统DB总线的数据传输控制；并还在脉冲分配器输出的时序脉冲的作用下，根据所执行的命令实现对存储单元的RD_1和WR_1脉冲的控制；