[实用新型]一种结合处理器纠检错机制与存储器SDP机制的应用装置

说明书

技术领域

本实用新型属于数据处理技术领域，尤其涉及一种结合处理器纠检错机制与存储器SDP机制的应用装置。

背景技术

SPARC V7架构处理器和SPARC V8架构处理器具有40位总线宽度（32位数据总线，8位为校验总线）。计算机系统设计时可采用40位程序存储器（EEPROM或FLASH）配合实现在线程序更新及EDAC保护。

程序存储器的SDP机制要求在写入目标数据之前先写入固定的命令序列码，否则目标数据不可写入。以29LV400为例，如下表所示：

程序存储器的32位数据区和8位校验区均需事先写入命令序列码，数据区可由处理器数据总线直接写入。但由于处理器是根据EDAC算法，由32位数据计算出8位校验数据，故SDP命令序列码无法通过处理器的校验线直接产生。这就导致程序存储器的SDP机制无法得到使用。在计算机上电期间，处理器由于未完成初始化，纠检错机制未能运行，程序存储器存在误写入的风险。

实用新型内容

为解决上述问题，本实用新型提供一种结合处理器纠检错机制与存储器SDP机制的应用装置，该装置通过巧妙设计，将处理器纠检错机制与存储器SDP机制结合起来对程序数据进行双重保护，并且解决了存储器的SDP机制和处理器总线不兼容的问题。

为实现上述目的，本实用新型提供一种结合处理器纠检错机制与存储器SDP机制的应用装置，该结合装置包括：

SPARCV7/V8处理器，该处理器包括32位数据线、8位校位线，使能信号OE*端口和片选信号CS*端口；

使能控制电路，该使能控制电路包括两个输入端和两个输出端；

驱动器，该驱动器包括驱动门EN1、驱动门EN2，端口1A、端口1B、端口2A、端口2B；

程序存储器，包括数据区和校验区，以及校验区的8位校验线；

所述使能控制电路的两个输入端中的一个与使能信号OE*端口相接，另一个输入端与片选信号CS*端口相接，两个输出端中的一个与驱动门EN1相接，另一个输出端与驱动门EN2相接；

所述SPARCV7/V8处理器的32位数据线与所述数据区相接；

所述SPARCV7/V8处理器的32位数据线中的低8位数据线与端口1A相接，所述校验区的8位校验线与端口1B相接；

所述SPARCV7/V8处理器的8位校位线与端口2A相接，所述校验区的8位校验线与端口2B相接。

本实用新型的有益效果在于：

1.双重保护程序数据。在计算机上电期间，处理器由于未完成初始化，纠检错机制未能运行，程序存储器的SDP模式可以消除误写入的风险；运行期间处理器纠检错机制与存储器SDP机制结合保护程序数据。

2.解决了存储器的SDP机制和处理器总线不兼容的问题。一方面可以利用程序存储器的SDP模式，有效防止误写，一方面利用处理器的纠检错机制，有效提高目标程序的可靠性。

附图说明

图1为本实用新型的结合处理器纠检错机制与存储器SDP机制的装置结构示意图。

具体实施方式

图1为本实用新型的结合处理器纠检错机制与存储器SDP机制的装置结构示意图。结合图1对本实用新型进行具体论述，本实用新型的结合处理器纠检错机制与存储器SDP机制的应用装置，包括：

SPARCV7/V8处理器，该处理器包括32位数据线、8位校位线，使能信号OE*端口和片选信号CS*端口；

使能控制电路，该使能控制电路包括：两个输入端和两个输出端。

所述使能控制电路的两个输入端中的一个与使能信号OE*端口相接，另一个输入端与片选信号CS*端口相接，两个输出端中的一个与驱动门EN1相接，另一个输出端与驱动门EN2相接；

驱动器，该驱动器包括驱动门EN1、驱动门EN2，端口1A、端口1B、端口2A、端口2B，所述驱动门EN1控制端口1A与端口1B之间的通断，所述驱动门EN2控制端口2A与端口2B之间的通断。

程序存储器，包括数据区和校验区，以及校验区的8位校验线。

所述处理器的片选信号CS*端口输出的片选信号CS*通过使能控制电路的一个输入端接入使能控制电路，该使能控制电路将该片选信号CS*译成两个片选信号CS1*和CS2*，片选信号CS1*通过使能控制电路的一个输出端接入驱动门EN1，片选信号CS2*通过使能控制电路的另一个输出端接入驱动门EN2；所述处理器的使能信号OE*端口与使能控制电路的另一个输入端相接，用于控制驱动门传输的方向。