[实用新型]SET/MOS混合电路构成的阈值逻辑型超前进位加法器

说明书

技术领域

本实用新型涉及微电子技术领域，特别是一种SET/MOS混合电路构成的阈值逻辑型超前进位加法器。 

背景技术

加法器是微处理器、数字信号处理器的重要部件，主要位于其关键路径上，直接影响着处理器的速度。加法运算是最重要最基本的运算，所有的其它运算（减、乘、除）最终均可归结为加法运算。在加法运算中，存在进位，使得某位计算结果的得出和所有低于它的位相关。这就极大影响了加法器的运算速度。为了减少进位传输所耗的时间，提高计算速度，多种类型的加法器应运而生。 

近年来，随着微电子技术的发展，处理器、计算机字长成倍地增加，长加法器逐渐成为研究热点。长加法器优化设计的主要目标是实现高速度、低功耗和高集成度，其关键是采用高速、高效的进位算法和结构。超前进位作为最基本的高速、高效的进位方法，是许多进位算法的基础。因此，超前进位加法器具有速度快、功耗低、结构模块化等优点，在高速、低功耗加法器的研究中占据重要地位。 

目前，超前进位加法器主要基于传统的CMOS技术进行设计。但是，随着CMOS技术进入纳米领域，器件的特征尺寸接近物理极限时，利用传统的缩小器件尺寸来实现低功耗和减小面积的方法逐渐不适用。此时，如何改变电路结构，采用日益兴起的纳米电子器件进行电路设计，成为了超前进位加法器研究过程中的关键性问题。 

发明内容

本实用新型的目的是提供一种SET/MOS混合电路构成的阈值逻辑型超前进位加法器，可以简化电路结构，降低功耗，提高电路的集成度。 

本实用新型采用以下方式实现：一种SET/MOS混合电路构成的阈值逻辑型超前进位加法器，其特征在于：由超前进位逻辑模块、第一加法运算模块和第二加法运算模块构成； 

所述第一加法运算模块包括信号输入端x₀、y₀、c₀，输出端s₀、p₀、g₀，第一、二两输入SET/MOS混合电路，第一三输入SET/MOS混合电路以及第一四输入SET/MOS混合电路；所述第一、第二、第一三、第一四输入SET/MOS混合电路的第一、二输入端分别对应连接到所述信号输入端x₀、y₀，所述第一三输入SET/MOS混合电路的第三输入端连接到所述信号输入端c₀，所述第一三输入SET/MOS混合电路的输出端与所述第一四输入SET/MOS混合电路的第四输入端连接；所述第一、第二、第一四输入SET/MOS混合电路的输出端分别对应与所述输出端p₀、g₀ 、s₀连接；

所述第二加法运算模块包括信号输入端x₁、y₁、c₁，输出端s₁、p₁、g₁，第三、四两输入SET/MOS混合电路，第二三输入SET/MOS混合电路以及第二四输入SET/MOS混合电路；所述第三、第四、第二三、第二四输入SET/MOS混合电路的第一、二输入端分别对应连接到所述信号输入端x₁、y₁，所述第二三输入SET/MOS混合电路的第三输入端连接到所述信号输入端c₁，所述第二三输入SET/MOS混合电路的输出端与所述第二四输入SET/MOS混合电路的第四输入端连接；所述第三、第四、第二四输入SET/MOS混合电路的输出端分别对应与所述输出端p₁、g₁ 、s₁连接；

所述超前进位逻辑模块由第三三输入SET/MOS混合电路和五输入SET/MOS混合电路构成，第三三、五输入SET/MOS混合电路的第一、二、三输入端分别对应连接到所述信号输入端c₀、输出端p₀、g₀ ；所述五输入SET/MOS混合电路的第四、五输入端分别对应连接到所述输出端p₁、g₁；所述第三三、五输入SET/MOS混合电路的输出端分别对应连接到信号输入端c₁、c₂。

在本实用新型一实施例中，所述的SET/MOS混合电路包括： 

一PMOS管，其源极接电源端V_dd；

一NMOS管，其漏极与所述PMOS管的漏极连接；以及