[实用新型]一种悬浮控制装置有效
申请号: | 201320165778.9 | 申请日: | 2013-04-03 |
公开(公告)号: | CN203228656U | 公开(公告)日: | 2013-10-09 |
发明(设计)人: | 彭奇彪;佟来生;罗京;朱跃欧;张文跃;朱琳 | 申请(专利权)人: | 南车株洲电力机车有限公司 |
主分类号: | B60L13/04 | 分类号: | B60L13/04 |
代理公司: | 北京集佳知识产权代理有限公司 11227 | 代理人: | 王宝筠 |
地址: | 412001 *** | 国省代码: | 湖南;43 |
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摘要: | |||
搜索关键词: | 一种 悬浮 控制 装置 | ||
技术领域
本实用新型涉及电磁控制领域,特别是涉及一种悬浮控制装置。
背景技术
磁悬浮列车通过电磁铁与钢轨间的电磁力使列车悬浮。每个电磁铁模块有多个悬浮控制点,悬浮控制系统根据悬浮传感器测量悬浮控制点的数据运算出合适的控制指令调节电磁铁模块通过的电流,从而调节电磁体模块的电磁力大小来控制电磁铁模块的起浮和降落,进而调节列车与钢轨之间的悬浮间隙,实现列车的悬浮。但是,由于电磁铁模块在列车同一侧为刚体结构,同一侧的两个悬浮控制点在实际的悬浮控制中,通过改变其中一个点的电磁力大小来控制其运动时会对另一个点的电磁力以及位置产生影响,也就是说,这两个悬浮控制点之间发生了耦合作用。
现有技术中,这两个悬浮控制点分别由两个不同的信号处理器单独进行采集数据的处理和计算控制,不论如何改变计算方式,由于在计算其中一个控制点的控制信号时只参照了该控制点的采集数据,而没有综合另一个控制点的采集数据以及两控制点之间所可能出现的相互影响,故无法从根本上解决这种耦合现象,因而很难获得较高的控制性能,对列车的稳定悬浮产生了隐患。
实用新型内容
为了解决上述在进行悬浮力控制时,电磁铁模块在列车同一侧的两个悬浮控制点之间会发生耦合作用的技术问题,本实用新型提供了一种悬浮控制装置。
本实用新型实施例公开了如下技术方案:
一种悬浮控制装置,包括电磁铁模块、传感器和第一DSP处理器:
所述电磁铁模块包括第一悬浮控制点和第二悬浮控制点;
所述传感器包括第一传感器和第二传感器,所述第一传感器的输入端与所述第一悬浮控制点相连,所述第二传感器的输入端与所述第二悬浮控制点相连;
所述第一DSP处理器的输入端与第一传感器的输出端和第二传感器的输出端相连,用于接收第一悬浮控制点的第一间隙信号和第一加速度信号,接收第二悬浮控制点的第二间隙信号和第二加速度信号,并同时发送第一控制信号和第二控制信号到电磁铁模块;
所述第一DSP处理器的输出端与所述电磁铁模块的第一悬浮控制点和第二悬浮控制点相连。
优选的,所述第一悬浮控制点和第二悬浮控制点为所述电磁铁模块在列车同一侧的悬浮控制点。
优选的,还包括第一处理器和第二处理器:
所述第一处理器的输入端与第一传感器的输出端相连,所述第一处理器的输出端与所述第一DSP处理器的输入端相连;
所述第二处理器的输入端与第二传感器的输出端相连,所述第二处理器的输出端与所述第一DSP处理器的输入端相连。
优选的,所述第一处理器和第二处理器具体为可以并行处理数据的FPGA芯片。
优选的,还包括EEPROM和第二DSP处理器:
所述EEPROM的输入端与所述第一DSP处理器的输出端相连;
所述第二DSP处理器的输入端与所述EEPROM的输出端相连。
由上述技术方案可以看出,由上述技术方案可以看出,将电磁铁模块在列车同一侧的两个悬浮控制点的采集数据发送到同一个信号处理器中,综合上述两个悬浮控制点的数据计算得到两组控制信号并同步控制对应的悬浮控制点,由此消除了在进行悬浮力控制时电磁铁模块在列车同一侧的两个悬浮控制点之间的耦合现象。
附图说明
为了更清楚地说明本实用新型实施例或现有技术中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本实用新型的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动性的前提下,还可以根据这些附图获得其他的附图。
图1为本实用新型一种悬浮控制装置的装置结构图;
图2为本实用新型的电磁铁与轨道面位置示意图;
图3为本实用新型一种悬浮控制装置的另一个装置结构图;
图4为本实用新型一种悬浮控制系统实现框图。
具体实施方式
本实用新型实施例提供了一种悬浮控制方法和装置。首先,使用同一个信号处理器处理电磁铁模块在列车同一侧的两个悬浮控制点的采集数据,针对每个悬浮控制点的控制信号都是综合两个悬浮控制点的采集数据计算得到,并且同步输出针对两个悬浮控制点的控制信号,由此消除了在进行悬浮力控制时电磁铁模块在列车同一侧的两个悬浮控制点之间的耦合现象。
其次,在上述两个悬浮控制点所采集的信号发送到同一个信号控制器之前,对一个悬浮控制器所采集的信号单独使用一个FPGA处理器进行并行处理,处理后输出有效的间隙信号和加速度信号,由此大大减少了信号控制器的处理延迟时间。
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