[实用新型]基于CPLD的上电时序控制电路

说明书

技术领域

本实用新型涉及电源控制技术领域，具体地说更涉及一种基于CPLD的上电时序控制电路。 

背景技术

在研发项目中，很多产品存在因3.3V供电电源其供电速度较慢导致板子CPU不启动的现象，如图1所示，CPU不能及时上电，需要关闭电源重新启动，cpu才能启动，板子才可以正常工作，抓取的上电时序图如图2所示，所需的上电时间较长。 

实用新型内容

本实用新型实施例的目的是为了提供一种基于CPLD的上电时序控制电路，使主板电源可及时上电。 

为了达到上述实用新型目的，本实用新型实施例提出的基于CPLD的上电时序控制电路是通过以下技术方案实现的： 

基于CPLD的上电时序控制电路，所述基于CPLD的上电时序控制电路包括：

  PMOS管开关，所述PMOS管开关栅极连接CPLD控制逻辑电路，源极连接主板3.3V电源，漏极连接扣板的3.3V供电端。

本实用新型实施例通过提供一种基于CPLD的上电时序控制电路，经过验证，新的时序控制电路能大幅提高供电电路性能和供电时间参数，有效的改善了板子由于3.3V电压上电过慢而导致的CPU无法启动的现象。 

附图说明

通过下面结合附图对其示例性实施例进行的描述，本实用新型上述特征和优点将会变得更加清楚和容易理解。 

图1为传统上电电路不能上电时的时序图； 

图2为传统上电电路正常上电时的时序图； 

图3为本实用新型PMOS管测试开关时间电路图；

图4为本实用新型开关导通时间波形图；

图5为本实用新型基于CPLD的上电时序控制电路的上电时序图。

具体实施方式

下面结合附图对本实用新型作进一步详细说明。 

本实用新型实施例基于CPLD的上电时序控制电路电路包括： 

  PMOS管开关，所述PMOS管开关栅极连接CPLD控制端逻辑电路，源极连接主板3.3V电源，漏极连接扣板的3.3V供电端。

如图3所示，PMOS管，当Vgs小于一定值就会导通，适合于源极接VCC3.3V时的情况。在应用中，源极接主板提供的3.3V，漏极接到扣板的供电端，栅极由主板的CPLD控制，同时给栅极加上一个上拉电阻，可以消除毛刺。如图4所示，在主板上电后，通过CPLD给栅极一个高电平，此时mos管是断开的，当延时控制到900ms时，通过CPLD给栅极一个低电平，此时mos管导通，并给扣板供电，扣板能够在非常快的速度达到3.3V，达到了cpu启动的要求，所以扣板每次都能正常启动。 

给主板上电后，经过CPLD延时一段时间，等到源极达到稳定的3.3V，才让PMOS管开关导通，如图5所示，开关导通时间最大才几十纳秒，速度非常快。 

本实用新型实施例通过提供一种基于CPLD的上电时序控制电路，经过验证，新的供电电路能大幅提高供电电路性能和供电时间参数，有效的改善了板子由于3.3V电压上电过慢而导致的CPU无法启动的现象。 

本实用新型所属领域的一般技术人员可以理解，本实用新型以上实施例仅为本实用新型的优选实施例之一，为篇幅限制，这里不能逐一列举所有实施方式，任何可以体现本实用新型权利要求技术方案的实施，都在本实用新型的保护范围内。 

需要注意的是，以上内容是结合具体的实施方式对本实用新型所作的进一步详细说明，不能认定本实用新型的具体实施方式仅限于此，在本实用新型的上述指导下，本领域技术人员可以在上述实施例的基础上进行各种改进和变形，而这些改进或者变形落在本实用新型的保护范围内。