[实用新型]一种配置FPGA的高速从并电路

说明书

本实用新型涉及通信领域，特别涉及一种配置FPGA的高速从并电路。 

现场可编程门阵列FPGA属于可编程专用集成电路ASIC。FPGA是由大规模通用逻辑门组成的宏单元，各宏单元之间具有可控连线矩阵，通过编程控制这些连线矩阵两两之间的通断和逻辑门的特性，进行任意的组合，实现不同的功能。随着通信设备复杂化、多样化，同一套硬件设备可能应用于不同的环境。 

目前大多数FPGA都是基于SRAM工艺制造，由于SRAM的易失性，FPGA在每次加电时，都必须重新将配置数据配置给FPGA。比较通用的配置方式是采用FPGA外置专用配置Flash，每次上电后，自动为FPGA加载程序。其配置控制可由单片机或CPLD来完成，并行方式数据加载方法是通过并行方法读取通用Flash或E²PROM等存储介质中的数据，实现FPGA的在线配置。 

在实现本实用新型的过程中，发现现有技术中至少存下以下缺点和不足： 

（1）使用Flash配置FPGA，程序固定不变，想改变FPGA逻辑以实现其他功能需要重新烧写Flash程序，灵活性不够，未能充分发挥FPGA与传统可编程器件相比在并行处理、资源丰富、配置灵活、节约成本等的优势。 

（2）传统采用Flash或E²PROM作为程序存储设备读取速度慢，程序固化，擦除时间长，安全性差等不足。 

实用新型内容 

本实用新型提供了一种配置FPGA的高速从并电路，该电路提高了配置速度和配置的灵活性，详见下文描述： 

一种配置FPGA的高速从并电路，包括：FPGA，还包括：单片机， 

所述单片机通过IO口与所述FPGA的配置接口连接；所述单片机通过所述IO口输出配置后的时钟信号及数据，通过时钟输出线向所述FPGA输出所述时钟信号，并采集所述FPGA返回的状态信息； 

当所述时钟信号满足控制时序后，所述单片机将所述数据传输至所述 FPGA，所述FPGA传输配置完成信号至所述单片机。 

当所述时钟信号满足控制时序后，所述单片机将所述数据传输至所述 FPGA，所述FPGA传输配置完成信号至所述单片机。 

所述FPGA的配置接口具体为：所述FPGA内部的BANK的IO口。 

所述IO口的数据接口宽度具体为：8位、16位或32位。 

本实用新型提供的技术方案的有益效果是：单片机通过IO口与FPGA的配置接口连接；当满足控制时序后，单片机将数据传输至FPGA，配置完成后，FPGA传输配置完成信号至单片机。该配置方式采用独立的单片机进行程序并行配置和控制，利用单片机自身的功能优势，最大程度的发挥FPGA逻辑可变的特点；使用单片机作为存储和配置设备可在加电过程中动态的改变FPGA内部逻辑，提高程序配置灵活性，能够满足“一机多能”的应用需求。利用通用系统原有的单片机资源完成FPGA配置，精简了系统的结构。 

图1为高速从并电路的连接框图； 

图2为配置数据位的电路图； 

图3为配置波形的示意图。 

附图中所列部件列表如下所示： 

1：单片机；2：FPGA。 

为使本实用新型的目的、技术方案和优点更加清楚，下面将结合附图对本实用新型实施方式作进一步地详细描述。 

现有技术中，实现FPGA的数据配置方法有很多，根据器件类型和应用场合，Xilinx公司为FPGA系列产品提供了多种数据配置方式，归纳起来主要有以下四种：①采用JTAG方式加载；②采用主串方式加载；③采用从串方式加载；④采用并行方式加载。JTAG方式数据加载方法电路结构简单、工作可靠、无需外接PROM等存储器件进行数据配置，但需要专用的数据配置电缆，因此该方法适用于数字系统的开发阶段；主串、从串方式数据加载方法是通过串行方法读取专用PROM存储介质中数据，实现FPGA的在线配置，但串行配置器件存放配置数据的容量毕竟很有限，并且配置速度较慢；并行模式配置速度快，时序简单，可选择8位、16位或32位的数据宽度，数据配置速度最快，其配置时钟由外部 提供，需要设计专用电路控制整个配置过程，常用的配置控制器可以是各类处理器、微控制器或可编程逻辑器件。 

为了提高配置速度和配置的灵活性，本实用新型实施例提供了一种配置FPGA的高速从并电路，参见图1，该高速从并电路包括：单片机1和FPGA2，