[实用新型]一种加解密数字逻辑电路

说明书

本实用新型涉及数字逻辑电路，特别涉及一种加解密数字逻辑电路。

国内对AES （Advanced Encryption Standard，AES）的研究起步较晚，与国外有很大的差距。但是经过这两年的发展，AES的加密解密技术在国内的发展已经比较成熟，在市场上已经出现很多成熟的基于AES的软件加密产品。

如今3G网络开始普及，以及光网络的普及，大幅增长的信息流量必然对加密速度有非常高的要求，要求具有更高加密速度的硬件设计。

在实现本实用新型的过程中，发现现有技术中至少存在以下缺点和不足：

现有的AES加解密设备通常为一对一的加密，传输速率和数字信号处理速度较慢，无法满足现代高速加解密的要求。

本实用新型提供了一种加解密数字逻辑电路，该数字逻辑电路提高了传输速率和数字信号处理速度，实现了多输入多输出的加解密，详见下文描述：

一种加解密数字逻辑电路，所述电路包括：至少2个第一设备和2个第二设备，

加密过程，所述第一设备通过128位数据总线连接多路复用器，MCU控制所述多路复用器，选通其中一路作为所述多路复用器的输出，所述多路复用器的输出端口与FPGA相连接，所述FPGA将第一明文数据转换为第一密文数据，同时将所述第一密文数据转换为128位的第一并行数据并传输至地址译码器；所述MCU通过控制所述地址译码器，将所述第一并行数据传输至所述第二设备；

解密过程，所述第二设备通过所述128位数据总线连接所述多路复用器，所述MCU控制所述多路复用器，选通其中一路作为所述多路复用器的输出，所述多路复用器的输出端口与所述FPGA相连接，所述FPGA将第二密文数据转换为第二明文数据，同时将所述第二明文数据转换为128位的第二并行数据并传输至所述地址译码器；所述MCU通过控制所述地址译码器，将所述第二并行数据传输至所述第一设备。

本实用新型提供的技术方案的有益效果是：本实用新型实现了多个发送设备和终端设备的同时接入，通过多路复用器可以选择任一发送设备和终端设备，实现了对发送设备和终端设备的控制；通过采用128位宽的并行数据接口，实现并行高速率AES流水线的加解密，提高了传输速率和数字信号处理速度。

图1为加密数字逻辑电路的原理图；

图1为加密数字逻辑电路的原理图；

图2为解密数字逻辑电路的原理图；

图3为加密数字逻辑电路的另一原理图；

图4为解密数字逻辑电路的另一原理图。

附图中所列部件列表如下所示：

1：第一设备；                    2：多路复用器；

3：MCU；                         4：FPGA；

5：地址译码器；                  6：第二设备。

为使本实用新型的目的、技术方案和优点更加清楚，下面将结合附图对本实用新型实施方式作进一步地详细描述。

为了提高传输速率和数字信号处理速度，实现多输入多输出的加解密，本实用新型实施例提供了一种加解密数字逻辑电路，参见图1和图2，包括：至少2个第一设备1和2个第二设备6，

第一设备1通过128位数据总线连接多路复用器2，MCU3控制多路复用器2，选通其中一路作为多路复用器2的输出，多路复用器2的输出端口与FPGA4相连接，FPGA4将明文数据转换为密文数据，同时将密文数据转换为128位的第一并行数据并传输至地址译码器5；MCU3通过控制地址译码器5，将第一并行数据传输至第二设备6；

第二设备6通过128位数据总线连接多路复用器2，MCU3控制多路复用器2，选通其中一路作为多路复用器2的输出，多路复用器2的输出端口与FPGA4相连接，FPGA4将密文数据转换为明文数据，同时将明文数据转换为128位的第二并行数据并传输至地址译码器5；MCU3通过控制地址译码器5，将第二并行数据传输至第一设备1。

第二设备6通过128位数据总线连接多路复用器2，MCU3控制多路复用器2，选通其中一路作为多路复用器2的输出，多路复用器2的输出端口与FPGA4相连接，FPGA4将密文数据转换为明文数据，同时将明文数据转换为128位的第二并行数据并传输至地址译码器5；MCU3通过控制地址译码器5，将第二并行数据传输至第一设备1。