[实用新型]具有多处理器的存储设备

说明书

本实用新型涉及固态存储设备（Solid Storage Device,SSD），更具体地，本实用新型涉及存储设备的多个处理器的调度及地址生成。

同机械式硬盘相类似，固态存储设备（SSD）也是用于计算机系统的大容量、非易失性存储设备。固态存储设备一般以闪存（Flash）作为存储介质。高性能的固态存储设备被用于高性能计算机。高性能计算机通常具有多个中央处理器（CPU，Central Process Unit），而每个CPU可包括多个CPU核。

随着固态存储设备的存储容量增加，固态存储设备中所包括的闪存芯片的数量和/或存储容量也随之增加，闪存芯片中存在缺陷的概率也随之增加，以及在系统访问闪存芯片的过程中出现错误的概率也在增加。参看图1，在公开号为US20100268985A1的美国专利申请中，公开了在固态存储系统中的数据恢复方法和设备。图1中，存储设备包括存储器目标（target）组510‑513以及520。存储器目标是NAND闪存封装内的共享芯片使能（CE,Chip Enable）信号的一个或多个逻辑单元（Logic Unit）。每个逻辑单元具有逻辑单元号（LUN,Logic Unit Number）。NAND闪存封装内可包括一个或多个管芯（Die）。典型地，逻辑单元对应于单一的管芯。逻辑单元可包括多个平面（Plane）。逻辑单元内的多个平面可以并行存取，而NAND闪存芯片内的多个逻辑单元可以彼此独立地执行命令和报告状态。在可从http://www.micron.com/~/media/Documents/Products/Other%20Documents/ONFI3_0Gold.ashx获得的“Open NAND Flash Interface Specification（Revision3.0）”中，提供了关于目标（target）、逻辑单元、LUN、平面（Plane）的含义，其为现有技术的一部分。

图1中，数据寄存器（0‑n）（501‑504）分别耦合到存储器目标组510‑513。数据寄存器R500耦合到存储器目标组520。存储器目标组520存储冗余数据。来自存储器目标组510‑513以及520的数据通过数据重建电路650执行异或操作，从而在数据存在错误的情况下，可通过数据重建电路650纠正错误。因而，利用RAID（Redundant Array of Inexpensive Disks）技术，提高了固态存储设备的可靠性。

在图2中，公开号为US20080209116A1的美国专利申请公开了具有多处理器的闪存存储设备。存储设备200包括主机接口控制器204。存储设备200还包括多个处理器单元202（1‑n）。每个处理器单元具有专用的RAM。专用的RAM用于缓存数据和其他数据管理功能。RAM还包括闪存管理数据（FMD,Flash Management Data）表，其包括逻辑块地址（LBA,Logic Block Address）和闪存的状态。处理器单元202（1‑n）是低成本处理器。每个处理器单元具有专用的总线205（1‑n）耦合到闪存201（1‑n）。处理器单元用于处理来自主机的命令。在图2中，处理器单元202（1‑n）与闪存201（1‑n）是一一对应关系，在其他实施方式中，处理器单元与闪存之间可用其它方式耦合。数据流控制器203通过总线连接到主机接口控制器204，数据流控制器203确定要使用哪个闪存通道，即，要使用哪个处理器单元。数据流控制器203可顺序处理访问请求，即将第一个请求发送给处理器202（1），将下一个请求发送给处理器202（2）。数据流控制器203也可随机选择处理请求的处理器202（1‑n）。在其他实施例中，也可为某一处理器单元分配特定的闪存空间。例如，为处理器202（1）分配用于存储例程数据的闪存部分，而将处理器202（2）分配用于存储备份数据的闪存部分。通过在存储设备中提供多个处理器，提高了存储设备的IO请求处理能力以及扩展性。

然而，对于现有技术中随机或顺序给处理器分配请求的方式，需要每个处理器都处理整个闪存地址空间的访问请求，这将导致大的资源使用开销或冲突。而对于给各个处理器分配特定用途的数据空间的方式，则将导致在系统运行期间，各处理器的利用率不均衡。

根据本实用新型的第一方面，提供了一种存储设备，包括主机接口，多个存储器芯片；每个存储器芯片中包括第一多个存储单元，由第二多个存储单元组成存储单元组，每个存储单元组内的存储单元可并行访问；所述数据存储设备还包括存储单元组地址生成电路，用于根据从主机接口接收的第一地址生成第一存储单元组地址，其中所述第一存储单元组地址用于访问第一存储单元组。