[发明专利]像素自适应滤波器及滤波方法、编码器及解码器

说明书

技术领域

本发明涉及视频编码技术领域，尤其涉及一种像素自适应滤波器及滤波方法、编码器及解码器。

背景技术

高效率视频编码（High Efficiency Video Coding，HEVC）是由国际电信组织（International Telecommunication Union，ITU）和运动图像专家组（Moving Picture Experts Group，MPEG）联合制定的下一代国际视频编码标准。与现有的国际标准H.264/AVC相比，HEVC在保证图像质量的前提下，可以将视频的码率降低50%，也就是说，可以达到H.264两倍的编码效率。

HEVC作为新一代的视频压缩标准，因为其优越的压缩性能，被广泛地用于超高清视频中。HEVC在提高压缩率的同时，其运算复杂度也相应增加。并且，因为超高清视频图像具有4Kx2K像素的分辨率，是1080P的4倍像素，其需要处理的数据量很大，如此高的运算复杂度和数据量对HEVC各模块的性能提出了极高的要求。

由于HEVC采用了更大的变换大小（最大支持32x32）和更多的帧间插值抽头数，其中亮度采用8抽头（8-tap），色度采用4-tap，会引入更多的振铃效应（Ringing Artifacts），为降低这种效应，提高图像质量，需要对其进行像素自适应滤波。

现有技术中采用了一种以8x8为基本单元的像素自适应滤波器架构，其采用大量的寄存器来存储8x8边界的像素，并采用64个像素自适应滤波运算单元并行计算，硬件开销很大。

发明内容

本发明实施例所解决的问题是在同等处理性能的情况下，如何降低像素自适应滤波器的硬件开销。

为解决上述问题，本发明实施例提供一种像素自适应滤波器，包括：

第一存储模块，适于存储待像素自适应滤波数据；

第二存储模块，适于存储当前编码树单元CTU上一个CTU行的倒数第5行数据；

第三存储模块，适于存储当前CTU左边CTU右数第5至12列共8列数据；

读取模块，适于从所述第一、第二、第三存储模块读取数据，形成一个像素自适应滤波行；

寄存模块，适于存储4个以上连续的像素自适应滤波行；

第一控制模块，适于控制所述寄存模块中的像素自适应滤波行的移位存储；

滤波运算模块，适于进行像素自适应滤波，包括至少两个并行处理的像素自适应滤波单元；

第二控制模块，适于调度和控制所述读取模块读取数据，调度和控制所述第一控制模块对所述第二寄存器中的像素自适应滤波行进行行移位存储操作，以及调度和控制所述滤波运算模块进行像素自适应滤波。

可选的，所述像素自适应滤波行包括10个像素，所述读取模块适于在所述像素自适应像素行是第0行时，从所述第二存储模块读取；在是非0行时，判断所读取的列数，如果是第0列，从所述第三存储模块读取，如果是第1列，前5个像素从所述第三存储模块，后5个像素点从所述第一存储模块读取；否则，从所述第一存储模块读取。

可选的，所述滤波运算模块包括4个并行处理的像素自适应滤波单元。

可选的，所述像素自适应滤波器还包括：配置模块，适于配置所述滤波运算模块的滤波参数。

可选的，所述像素自适应滤波器还包括：第四存储模块，适于存储所述滤波运算模块输出的滤波数据。

可选的，所述第一、第二、第三、第四存储模块为均为SRAM。

为解决上述问题，本发明实施例还提供了一种视频编码器，包括上述的像素自适应滤波器。

为解决上述问题，本发明实施例还提供了一种视频解码器，包括上述的像素自适应滤波器。

为解决上述问题，本发明实施例还提供了一种像素自适应滤波方法，所述方法包括：

分别从第一、第二、第三存储模块读取数据，形成一个像素自适应滤波行；

将所读取的像素自适应滤波行进行存储入寄存模块，形成至少4个连续的像素自适应滤波行；

采用滤波运算模块进行像素自适应滤波，所述滤波运算模块包括至少两个并行处理的像素自适应滤波运算单元。

可选的，所述分别从所述第一、第二、第三存储模块读取数据，形成一个像素自适应滤波行，包括：在所述像素自适应像素行是第0行时，从第二存储模块读取；在是非0行时，判断所读取的列数，如果是第0列，从第三存储模块读取，如果是第1列，前5个像素从第三存储模块，后5个像素点从第一存储模块读取；否则，从第一存储模块读取。