[发明专利]一种半导体器件、制备方法及封装方法

说明书

本发明涉及一种半导体器件、制备方法及封装方法，所述制备方法包括提供基底，所述基底上形成有层间介电层；在所述层间介电层中形成接合焊盘；在所述层间介电层和所述接合焊盘上形成接合材料层，以覆盖所述层间介电层和所述接合焊盘；图案化所述接合材料层，以在所述接合材料层中形成开口，露出所述接合焊盘。本发明为了解决现有技术中存在的问题，在目前的工艺流程中，在图案化密度（pattern density）的影响下，增加上下两片硅片界面之间的接合力。具体地，本发明通过增加苯并环丁烯BCB材料层，在接合工艺中，不仅是Cu‑Cu接合，还包括苯并环丁烯BCB材料层之间的接合，实现混合接合，来增加上下两片硅片界面之间的接合力，使得可靠性增强。

技术领域

本发明涉及半导体领域，具体地，本发明涉及一种半导体器件、制备方法及封装方法。

背景技术

在电子消费领域，多功能设备越来越受到消费者的喜爱，相比于功能简单的设备，多功能设备制作过程将更加复杂，比如需要在电路版上集成多个不同功能的芯片，因而出现了3D集成电路（integrated circuit，IC）技术，3D集成电路（integrated circuit，IC）被定义为一种系统级集成结构，将多个芯片在垂直平面方向堆叠，从而节省空间，各个芯片的边缘部分可以根据需要引出多个引脚，根据需要利用这些引脚，将需要互相连接的芯片通过金属线互联，但是上述方式仍然存在很多不足，比如堆叠芯片数量较多，而且芯片之间的连接关系比较复杂，那么就会需要利用多条金属线，最终的布线方式比较混乱，而且也会导致体积增加。

因此，目前在所述3D集成电路（integrated circuit，IC）技术中大都采用硅通孔（Through Silicon Via，TSV）以及位于硅通孔上方的金属互连结构形成电连接，然后进一步实现晶圆之间的键合。

在3D IC立体叠合技术，硅通孔(TSV)、中介板(Interposer)等关键技术、封装零组件的协助下，在有限面积内进行最大程度的晶片叠加与整合，进一步缩减晶片面积、封装体积并提升晶片沟通效率。因此，晶圆水平上的Cu-Cu接合（Wafer level Cu-Cu bonding）作为3D IC中的一项关键技术，在高端产品上的有重要的应用趋势。

现有技术中晶圆水平上的Cu-Cu接合（Wafer level Cu-Cu bonding）的方法，如图3所示，首先提供第一晶圆10和第二晶圆20，其中第一晶圆10和第二晶圆20均包括接合焊盘102以及层间介电层101，其中所述接合焊盘102嵌于层间介电层101中，第一晶圆10和第二晶圆20通过各自的接合焊盘之间接合，实现晶片面对面堆叠(F2F Stacking)。其制备工艺流程如图2所示，提供第一晶圆和第二晶圆，在所述第一晶圆和所述第二晶圆中首先形成层间介电层，然后在所述层间介电层上形成光罩，并图案化所述层间介电层，在所述层间介电层中形成金属焊盘凹槽，然后在所述凹槽内形成阻挡层以及种子层，然后在所述凹槽内通过Cu ECP形成金属铜，然后执行平坦化步骤，以形成铜焊盘；然后清洁所述晶圆，接着通过低温热压键合方式将所述第一晶圆和第二晶圆接合为一体，最后执行退火步骤。

在3D IC封装技术，晶片面对面堆叠(F2F Stacking)、2.5D硅中介层(Interposer)等，都会涉及到硅片与硅片的键合技术，而目前常用的是铜-铜的低温热压键合方式。在这个技术发展过程中，由于Cu焊盘（pad）的密度越来越高，所以设计规则越来越小，Cu焊盘（pad）与Cu焊盘（pad）之间的距离也越来越小。在接合的过程中，由于Cu在热压过程中，Cu具有一定的延展性，当键合时键合力控制不是很均匀，容易看到相邻的接合焊盘（Bondingpad）由于Cu在热压时的延展造成连接，造成短路（short）的情况，如图1b，而接合质量较好的情况如图1a所示。同时，接合质量很好时，由于接合之后细缝的存在，会导致稳定性（reliability）问题，接合界面（bonding interface）的接合力也不太够。

因此需要对现有技术中的晶圆之间接合方法做进一步的改进，以消除现有技术中存在的各种问题。

发明内容