[发明专利]一种参考数据访问管理方法及装置

说明书

技术领域

本发明涉及视频编解码领域，尤其涉及一种适用于H.264/AVC并行编码装置的参考数据管理装置，适用于宏块行（Marco-Block Row）为基本单位的并行编码的参考数据访问管理方法及装置。

背景技术

H.264/AVC标准以其卓越的图像压缩性能已经为业界所接受，然而随着需要编码的图像幅面从CIF上升至D1、720P、1080P甚至4kx2k（超高清），H.264编码更高的运算量在一些低功耗要求高的领域就成为一个主要问题。业界降低H.264编码功耗在算法实现阶段采用的手段是通过并行处理来降低编码过程中的硬件/处理器的时钟频率，进而降低硬件运行电压来降低系统功耗。

另一方面，H.264编码器在进行帧间预测时需要参考帧图像数据(下文简称为参考数据)信息。而由于参考帧图像的尺寸大很难在编码器芯片内部存储，因此通常他们都被存储在外部DDR中。通常对参考帧图像的访问是H.264编码器外部存储器访问的最大部分。减少参考数据的访问量将对削减H.264编码器的外部存储器访问起到重要的作用，并进而降低编码器的整体功耗。

基于宏块行的H.264/AVC编码方法将图像帧分解为多个宏块行分别提交给多个独立的编码核心，因而只需要增加编码核心的数量，就能够近乎线性的提升编码吞吐率，因此达成高吞吐率的设计变得简单。这使得设计一个高吞吐率的编码器并降低电压与降低工作频率以降低功耗成为可能。

同时，由于基于宏块行并行的H.264/AVC编码方法通过多个核心并行编码多个宏块行。不仅各个核心处理的各个宏块运动搜索范围存在重叠。其各个核心的运动搜索范围也存在重叠。因此其参考数据的访问局部性相比普通的单核心编码器或者帧/slice级编码器更为突出。在良好的参考数据访问控制管理下，其参考数据访问带宽低于普通基于levelC数据重用的单核心编码器或者帧/slice级并行的多核心并行编码器。对于典型的应用配置，其理论参考数据访问带宽相对单核心编码器可以降低50%以上。

但是另一方面，相比单核心编码器的数据访问，多个并行编码核心的并行数据访问以及其访问的相关性使得参考数据访问管理变得更为复杂。而相比成熟的单核心H.264编码器的参考数据访问管理技术，宏块行并行H.264编码器的参考数据访问问题并没有得到完善的解决。

直观的做法是使用一个多端口RAM或者cache为所有的编码核心同时提供参考数据，如图1所示。但由于各个核心内部的参考帧访问所具有的高带宽特性（往往达到每时钟周期上百bit，每个宏块的编码需要访问十几到几十个宏块的参考数据），加之运动估计复杂而不对齐于内存边界的数据访问特性使得这个设计从架构到后端设计的难度都很大，尤其是在编码核心数较多的场合。其高复杂度对硬件开销与功耗控制不利。

一个简单而可行的做法是各个核心均按照通常的单核心编码器方式设计。如图2所示，各个编码核心拥有自己的参考帧数据访问管理模块，并各自独立的访问外部存储器中的参考数据。单核心编码器的参考数据访问控制在业界已经过了大量的探索与研究，常见的基于滑窗或者基于cache的访问管理机制都能够高效率的重用参考帧数据访问（Li-Fu Ding，Multiview Video Coding:Algorithms,VLSI Architectures,and System Design，Graduate Institute of Electronics Engineering College of Electrical Engineering&Computer Science National Taiwan University Doctoral Dissertation），因此这种方案的设计难度低。然而这种做法只能利用同一个宏块行内的各个宏块的参考数据访问相关性。而各个宏块行间对参考数据访问的相关性并没有得到利用。也即意味着宏块行并行编码器的数据重用等级仍然停留在levelC，低理论访问带宽的优势无从体现。