[发明专利]用于控制时钟信号的频率变化的电路

说明书

本文中公开了用于控制时钟信号频率变化的电路，其用于阻止时钟信号频率的不希望的变化。当在基准时钟信号的相位和反馈时钟信号的相位已被锁定的状态中，基准时钟信号中生成处于设定范围之外的频率变化时，用于生成反馈时钟信号的控制电压保持恒定，以使得生成在反馈时钟信号频率中的突然变化被阻止。

技术领域

本发明涉及用于控制时钟信号的电路，更具体地涉及用于控制时钟信号频率的变化的电路，该电路能够控制时钟信号频率中不希望且突然的变化。

背景技术

通常，时钟信号用于在系统内或系统之间的同步，并且多种装置被设计成基于时钟信号执行处理。

当接收到的时钟信号频率中生成突然变化时，系统无法执行内部处理或系统中生成错误。

使用时钟信号的系统可以是例如液晶显示器（LCD）。LCD的时序控制器是用于接收外部时钟信号并且基于时钟信号执行处理的代表性装置之一。

时钟信号可包括例如干净的时钟信号和扩频时钟（Spread Spectrum Clock，下文中称为“SSC”）信号。干净的时钟信号是指频率保持恒定的时钟信号，SSC信号是指频率随时间变化以减少电磁干扰（EMI）的时钟信号。当接收到的时钟信号的频率中生成不希望且突然的变化时，使用这种干净的时钟信号或SSC信号的系统将无法执行正常处理。

图1（a）示出了干净的时钟信号频率的突然变化，图1（b）示出了SSC信号频率的突然变化。

图1（a）示出了当不希望且突然的频率变化（如“A1”）因不明的外部或内部影响生成在用于系统的干净的时钟信号中时随时间变化的频率变化。

图1（b）示出了当不希望且突然的频率变化（如“A2”）因不明的外部或内部影响生成在用于系统的SSC信号中时随时间变化的频率变化。

频率中不希望且突然的变化（如图1（a）和图1（b）的“A1”和“A2”）的原因可包括由于外部电路、电源噪声、接地噪声以及芯片内的噪声导致的EMI。

在干净的时钟信号或SSC信号与数据或另一时钟信号相同步的系统中，SSC信号或干净的时钟信号频率中的突然变化可能不维持同步或者可能导致数据丢失。此外，具有频率突变量的SSC信号或干净的时钟信号可偏离系统中可接收的频率范围。

因此，如果传统的系统中生成时钟信号频率的突然，则系统无法正常操作并且需要一系列其他处理（例如，重启系统）以进行正常操作。

通常，可使用锁相环路（下文中称为“PLL”）去除干净的时钟信号频率的突然变化（例如，图1（a）的突然变化）。在这种情况下，为了阻止干净的时钟信号频率的突然变化，PLL需要被设计成具有非常小的环路带宽。为了使PLL具有非常小的环路带宽，环路滤波器的电容器需要具有高电容。环路滤波器的电容器的电容的增大导致了增大的芯片尺寸。因此，如果PLL设计成具有非常小的环路带宽以阻止干净的时钟信号频率的突然变化，则效率非常低。

此外，很难通过控制PLL的环路带宽控制SSC信号频率的突然变化（例如，图1（b）的突然变化）。SSC信号的频率继续随时间变化。因此，如果将PLL设计成具有非常小的环路带宽时，将使分布式频率特征恶化。因此，PLL具有可归因于分布式频率特征的受限的环路带宽。因此，无法仅通过控制PLL的环路带宽去除SSC信号频率的突然变化。

因此，需要能够有效阻止时钟信号如使用在系统中的干净的时钟信号或SSC信号的频率的突然变化的技术。

发明内容

因此，本发明致力于解决现有技术中出现的问题，本发明的目的在于提供用于控制时钟信号的频率变化的电路，其能够阻止时钟信号（如使用在系统中的干净时钟信号或SSC信号）频率中的突然变化。