[发明专利]半导体器件的制造方法

说明书

技术领域

本发明涉及半导体制造领域技术，特别涉及半导体器件的制造方法。

背景技术

随着半导体制作技术的飞速发展，半导体器件为了达到更快的运算速度、更大的资料存储量以及更多的功能，半导体芯片向更高集成度方向发展。而半导体芯片的集成度越高，半导体器件的特征尺寸（CD：Critical Dimension）越小。

三维集成电路(IC：Integrated Circuit)是利用先进的芯片堆叠技术制备而成，其是将具不同功能的芯片堆叠成具有三维结构的集成电路。相较于二维结构的集成电路，三维集成电路的堆叠技术不仅可使三维集成电路信号传递路径缩短，还可以使三维集成电路的运行速度加快；简言之，三维集成电路的堆叠技术具有以下优点：满足半导体器件更高性能、更小尺寸、更低功耗以及更多功能的需求。

要实现三维集成电路的堆叠技术，硅通孔技术（TSV：Trough Silicon Via）是新一代使堆叠的芯片能够互连的技术，是目前热门的关键技术之一。TSV技术使得集成电路中芯片间的信号传递路径更短，因此三维集成电路的运行速度更快，寄生效应和功耗更低，尺寸更小且重量更轻，且不存在堆叠芯片数目的限制。

然而，现有技术形成的半导体器件中存在RC延迟差、可靠性差等问题。

发明内容

本发明解决的问题是提供一种半导体器件的制造方法，在半导体器件中形成空气间隙，提高半导体器件的可靠性，改善半导体器件的RC延迟效应，提高半导体器件的运行速度。

为解决上述问题，本发明提供一种半导体器件的制造方法，包括：提供基底；在所述基底表面形成图形化的掩膜层，所述图形化的掩膜层具有开口；以所述图形化的掩膜层为掩膜，沿所述开口刻蚀基底，在所述基底内形成沟槽；采用选择性外延工艺形成覆盖所述沟槽侧壁的牺牲层，且刻蚀工艺对所述牺牲层的刻蚀速率大于对基底的刻蚀速率；去除所述图形化的掩膜层；填充所述沟槽形成与牺牲层表面齐平的金属层；在形成所述金属层后，去除所述牺牲层形成空气间隙。

可选的，所述牺牲层的材料为锗、锗化硅或碳化硅。

可选的，，所述牺牲层的材料为锗化硅时，牺牲层的材料中硅和锗的原子比例为1:9至9:1。

可选的，所述牺牲层的材料为锗化硅时，所述选择性外延工艺的工艺参数为：反应气体包括硅源气体、锗源气体、H₂和HCl，其中，硅源气体为SiH₄、SiH₂Cl₂或Si₂H₆，锗源气体为GeH₄，硅源气体流量为1sccm至1000sccm，锗源气体流量为1sccm至1000sccm，HCl流量为1sccm至1000sccm，H₂流量为100sccm至10000sccm，反应腔室压强为0.01托至50托，腔室温度为500度至850度。

可选的，采用湿法刻蚀工艺去除所述牺牲层。

可选的，所述湿法刻蚀工艺的刻蚀液体为氢氟酸溶液为氢溴酸溶液。

可选的，所述图形化的掩膜层的材料为氮化硅。

可选的，在形成所述牺牲层之后，去除所述图形化的掩膜层。

可选的，采用湿法刻蚀工艺去除所述图形化的掩膜层。

可选的，所述湿法刻蚀工艺的刻蚀液体为磷酸溶液。

可选的，采用干法刻蚀工艺形成所述沟槽。

可选的，所述干法刻蚀工艺为反应离子刻蚀，所述反应离子刻蚀工艺的工艺参数为：刻蚀气体包括SF₆、CF₄和CHF₃，其中，SF₆流量为10sccm至50sccm，CF₄流量为50sccm至200sccm，CHF₃流量为10sccm至100sccm，刻蚀腔室偏压为0V至300V，刻蚀腔室压强为10毫托至150毫托。

可选的，所述金属层的材料为钨、铜、铝、银、铂或它们的合金。

可选的，所述基底的材料为硅、锗、锗化硅、碳化硅和砷化镓。

可选的，所述基底内形成有半导体器件。

与现有技术相比，本发明的技术方案具有以下优点：