[发明专利]一种基于FPGA的雷达成像并行化方法

说明书

技术领域

本发明涉及成像方法，尤其涉及一种基于FPGA的雷达成像并行化方法。 

背景技术

合成孔径雷达（SAR）具有对区域目标、运动目标进行成像和识别的能力，能够提供被照射地区地表的二维甚至三维的图像，因此在军事和民用领域得到了越来越广泛的应用。SAR回波数据量大以及成像算法运算量高等特性对信号处理器的速度提出了严格的要求。对于要求实时成像的场合，单个处理器的处理速度已远远达不到要求，数据处理效率低下。 

发明内容

本发明目的在于克服以上现有技术之不足，提供一种通过软、硬件相结合实现的基于FPGA的雷达成像并行化方法，具体有以下技术方案实现： 

所述基于FPGA的雷达成像并行化方法，包括图像并行化处理、数据并行化处理以及流水并行化处理，

对于相互独立的成像点：通过图像级的并行化处理，将成像任务平均分配到若干个芯片中并行执行；

对于单个芯片中的成像任务，通过脉冲级的并行化处理，对各个像素点对应的图像源数据进行反投影运算，并将得到的反投影值输出；

对于BP算法中反投影运算部分，通过流水级的并行化处理，将目标图像的像素点按行划分，从而完成像素点的反投影运算。

所述基于FPGA的雷达成像并行化方法的进一步设计在于，所述图像级的并行化处理将图像划分成若干个像素相同的部分，并将每个部分中的各个像素点分配至对应的芯片。 

所述基于FPGA的雷达成像并行化方法的进一步设计在于，所述脉冲级的并行化处理将回波脉冲平均分配到对应芯片的若干个处理单元中，待各处理单元中计算并输出反投影值，再将各像素点对应的反投影值进行累加，从而得到最终的图像。 

所述基于FPGA的雷达成像并行化方法的进一步设计在于，所述流水级的并行化处理将经过划分的目标图像的像素点按行或列划分，采用流水线的方法，每级流水完成一行或列像素点的反投影运算，通过多级流水并行执行。 

所述基于FPGA的雷达成像并行化方法的进一步设计在于，所述芯片采用FPGA。 

本发明的优点如下： 

本发明采用混合并行化的方法，结合硬件资源条件，将图像域并行化、脉冲域并行化与流水级并行化相结合，并充分利用FPGA高速运行的优势，在运算单元内部采用流水线的并行化方法，使该算法得到更充分的优化，有效避免的FPGA片内存储资源有限的资源限制，有效提高了算法的运算效率，在大场景成像中，为BP算法的实时成像提供了一种有效地解决方案，也为提高其他SAR成像算法的运算效率提供了一种有效地解决途径。

附图说明

图1为本发明图像级和脉冲级并行化过程示意图。 

图2为实验平台示意图。 

图3为第k次BP运算前流水级并行化示意图。 

图4为第k次BP运算后流水级并行化示意图。 

图5为第k+1次BP运算前流水级并行化示意图。 

图6为第k+1次BP运算后流水级并行化示意图。 

图7为BP算法流程图。 

具体实施方式

下面结合附图对本发明方案进行详细说明。 

如图1，本实施例提供的基于FPGA的雷达成像并行化方法，包括图像并行化处理、数据并行化处理以及流水并行化处理。对于相互独立的成像点，通过图像级的并行化处理，将成像任务平均分配到若干个芯片中并行执行。对于单个芯片中的成像任务，通过脉冲级的并行化处理，对各个像素点对应的图像源数据进行反投影运算，并将得到的反投影值输出。对于BP算法中反投影运算部分，通过流水级的并行化处理，将目标图像的像素点按行划分，从而完成像素点的反投影运算。BP算法是一种基于时域处理的SAR成像算法，该算法用时延代替了相位的概念，与频率无关，故适用于载机任意运动的SAR成像，其流程参见图7。本实施例中的芯片采用FPGA。FPGA 是近年来广泛应用的超大规模、超高速的可编程逻辑器件，由于其具有高集成度、高速、可编程等优点，大大推动了数字系统设计的单片化和自动化，缩短了单片数字系统的设计周期，提高了设计的灵活性和可靠性，在超高速信号处理等方面有非常广泛的应用。