[发明专利]三维两端口位单元

说明书

技术领域

本发明公开的电路和方法涉及半导体存储器。更具体地，本发明公开的电路和方法涉及用于半导体存储器的三维两端口位单元。

背景技术

静态随机存取存储器（SRAM）包括以行和列布置的多个单元以形成阵列。SRAM单元包括多个晶体管，连接到用于将一个数据位读出和写入至存储单元的位线和字线。单端口SRAM使单个数据位能够在特定时间写入位单元或从位单元读出。相反地，双端口SRAM使多个读出或写入能够大约在同一时间发生。传统的双端口SRAM结构包括在不同的金属层中的字线（“WL”），这样，由于不同金属层用于路由SRAM的信号，因而导致不同的电容性负载。双端口SRAM结构在WL方向上比单端口SRAM结构更大且更宽。由于双端口SRAM的更大和更宽的WL方向，在重WL负载期间可能影响SRAM宏的纵横比，特别是针对宽输入/输出（I/O）设计。当与单端口SRAM相比较时，双端口SRAM的外围逻辑电路是双倍的。这样，双端口SRAM可占据更大的面积，并可产生信号路由复杂性。

发明内容

为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种半导体存储器，包括：

读取端口阵列，设置在三维集成电路的第一层上；以及

位单元阵列，设置在所述三维集成电路的第二层上，

其中，所述第二层垂直放置于所述第一层的上方或者下方，以及

其中，所述位单元阵列的至少一个位单元通过从所述第一层延伸至所述第二层的通孔连接至所述读取端口阵列的至少一个读取端口单元。

在可选实施例中，所述半导体存储器还包括：读解码器和第一输入/输出电路，设置在所述第一层上并且连接至所述读取端口阵列；以及，写解码器和第二输入/输出电路，设置在所述第二层上并且连接至所述位单元阵列。

在可选实施例中，所述读取端口阵列包括按照行和列布置的多个读取端口单元，每个读取端口单元均连接至至少一根读字线以及至少一根全局读位线。

在可选实施例中，每个读取端口单元包括三态缓冲器或传输门。

在可选实施例中，每个所述读取端口单元均包括：第一类型的第一晶体管，具有连接至第一电压供应节点的源极以及通过从所述第一层延伸至所述第二层的通孔连接至位单元的栅极；第一类型的第二晶体管，具有连接至所述第一类型的第一晶体管的漏极的源极、连接至全局读位线的漏极以及连接至互补读字线的栅极；第二类型的第一晶体管，具有连接至第二电压供应节点的源极和通过所述通孔连接至所述位单元的栅极；以及，第二类型的第二晶体管，具有连接至所述第二类型的第一晶体管的漏极的源极、连接至所述全局读位线的漏极以及连接至互补读字线的栅极。

在可选实施例中，每个读取端口单元均包括：第一类型的第一晶体管，具有通过从所述第一层延伸至所述第二层的通孔连接至位单元的源极、连接至互补读字线的栅极以及连接至全局读位线的漏极；以及，第二类型的第一晶体管，具有通过从所述第一层延伸至所述第二层的通孔连接至所述位单元的源极、连接至互补读字线的栅极以及连接至所述全局读位线的漏极。

在可选实施例中，所述位单元阵列的每个位单元均包括：第一传输晶体管和第二传输晶体管，每个传输晶体管都连接至锁存器、写字线以及相应的互补位线，读传输晶体管中的至少一个通过从所述第一层延伸至所述第二层的通孔连接至读取端口单元。

根据本发明的另一方面，还提供了一种半导体存储器，包括：

三维集成电路的第一层，包括：

读输入/输出电路，

读解码器，以及

读取端口阵列，包括按照行和列布置的多个读取端口单元，所述读取端口单元的每一行都通过至少一根读字线连接至所述读解码器，并且所述读取端口单元的每一列都通过全局位线连接至所述读输入/输出电路；以及

所述三维集成电路的第二层，垂直设置在所述第一层的上方或下方，所述第二层包括：

写输入/输出电路；

写解码器，以及

位单元阵列，包括按照行和列布置的多个位单元，所述位单元的每一行都通过写字线连接至所述写解码器，并且所述位单元的每一列都通过一对互补位线连接至所述写输入/输出电路；

其中，每个位单元都通过从所述第一层延伸至所述第二层的通孔连接至相应的读取端口单元。

在可选实施例中，所述多个读取端口单元的每个读取端口单元都包括三态缓冲器或传输门。