[发明专利]一种改进的差分架构SONOS Flash存储单元

说明书

技术领域

本发明涉及Flash存储器领域，具体涉及一种改进的差分架构SONOS Flash存储单元。 

背景技术

Flash是一种非易失性的存储器，具有存储容量大、数据保存时间长的特点，其擦写次数多达10万次，数据更新速度比EEPROM要快很多，在断电的情况下也能保存数据，常用来保存一些重要的配置信息。 

1988年，Intel公司的 S. Tam等人在文献 “A High Density CMOS 1-T Electrically Erasable Non-Volatile (Flash) Memory Technology”中提出了经典的ETOX( Elect ron T unneling Ox ide device ) FLASH结构, 至今, 大部分新的结构都是从它的基础上发展而来。其架构如图1所示，主要由衬底、隧道氧化层、多晶浮栅( FG) 、栅间绝缘层和多晶控制栅( CG) 组成。Flash 存储器是通过向浮栅中注入或拉出电子来实现“写”或“擦”。由于浮栅中电子的变化, 存储单元的阈值电压也会随之而改变,向浮栅中注入电子时, 阈值电压升高,定义为“1”;将浮栅中的电子拉出定义为“0 ”。 

MLC(Multi-level Cell)技术，这是INTEL提出的一种旨在提高存储密度的新技术。通常数据存储中存在一个阈值电压，低于这个电压表示数据0，高于这个电压表示数据1，所以一个基本存储单元（即一个场效应管）可存储一位数据（0或者1）。现在将阈值电压变为4种，则一个基本存储单元可以输出四种不同的电压，令这四种电压分别对应二进制数据00、01、10、11，则可以看出，每个基本存储单元一次可存储两位数据（00或者01或者10或者11）。如果阈值电压变为8种，则一个基本存储单元一次可存储3位数据。阈值电压越多，则一个基本存储单元可存储的数据位数也越多。这样一来，存储密度大大增加，同样面积的硅片上就可以做到更大的存储容量。不过阈值电压越多，干扰也就越严重，对设计工艺的要求很高。 

由于浮动栅结构(Floating Gate)非挥发性存储器件, 擦和写过程需要高电压, 将浮动栅结构非挥发性存储器件, 与CMOS 器件整合在一起, 越来越困难. 另外, 随着浮动栅结构存储器件尺寸的缩小, 过度擦除和反常漏电流都现得越来越严重; 在这样的情况下, 三十多年前就被提出的SONOS(Silicon-Oxide-Nitirde-Oxide-Sil -icon)器件又重新被关注。除了小的器件尺寸之外, SONOS 还具有很多优势, 如好的耐久性, 低操作电压和低功率, 工艺过程简单并与标准CMOS 工艺兼容。图 2 是SONOS 存储器件的截面图, 最上面是多晶硅栅, 在栅和俘获电荷的氮化硅层之间为调度二氧化硅层, 在氮化硅层和硅基底，之间为隧穿二氧化硅层。一般认为, 写过程机制是FN 隧穿和沟道热电子注入; 擦除过程机制是FN 隧穿和热空穴增强注入。 

在专利US6847556B2 “Method for operating NOR type flash memory device including SONOS cells” 中，三星电子有限公司提出一种用SONOS CELL来实现NOR FLASH构架的一种方法，由于这种NOR构架在编程时无法通过FN隧穿原理来编程单一的存储单元，所以在编程时采用了沟道热电子注入原理，在擦出时采用了FN隧穿和热空穴注入原理。但随着近年来集成电路工艺的不断进步，器件的尺寸越来越小，器件编程前后可区分的电流范围也越来越小，电流范围的局限严重限制了参考电路的阻抗选择，很容易带来阻抗不匹配问题，造成读取错误。 

有鉴于此，有必要提出一种改进的SONOS存储单元结构来优化这些问题。 

发明内容

本发明的目的在于克服现有技术存在的以上问题，提供一种改进的差分架构Flash存储单元，在传统单个SONOS存储单元的基础上，读取时采用两条支路对比输入差分放大器，避免了采用基准电路带来的不匹配问题，极大地提高了读取的稳定性。 

为实现上述技术目的，达到上述技术效果，本发明通过以下技术方案实现： 

一种改进的差分架构SONOS Flash存储单元，包括两个完全相同的SONOS晶体管M1和M2，所述M1和M2的栅极相连，作为整个存储单元的字线，所述M1和M2的漏极分别连接存储单元的两根源线SL1和SL2，所述M1和M2的源极分别作为存储单元的两根位线BL1和BL2。