[发明专利]一种多路视频信号质量监测设备有效

专利信息
申请号: 201310721869.0 申请日: 2013-12-24
公开(公告)号: CN103702110A 公开(公告)日: 2014-04-02
发明(设计)人: 贾凡;韩暋;龚飞;党静雅;熊永革;王宗超;陈鼎如;董碹;林惟锓;毛鹏飞 申请(专利权)人: 北京航天测控技术有限公司
主分类号: H04N17/00 分类号: H04N17/00;H04N5/14
代理公司: 工业和信息化部电子专利中心 11010 代理人: 梁军
地址: 100041 *** 国省代码: 北京;11
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摘要:
搜索关键词: 一种 视频信号 质量 监测 设备
【说明书】:

技术领域

发明涉及视频处理技术领域,特别是涉及一种多路视频信号质量监测设备。

背景技术

现有的多路视频信号质量监测方式是使用服务器作为视频信号质量监测设备,并配合操作系统和应用软件,对多路视频的并行解码和视频信号质量分析,以实现对每路视频信号质量的监测。但是,由于服务器通常需要配置多个多核心CPU,才能通过应用软件实现对多路视频的并行处理。然而,在现有技术中,单台服务器可以并行处理的视频路数一般为20路标清视频。随着视频的网络传输应用普及,需要并行监测视频信号质量的视频路数往往达到几百或上千路。单纯依靠提高现有服务器的硬件配置和数量已经很难满足视频信号质量监测业务的需求,更无法应对不断增长的视频信号质量监测设备扩容的要求。

发明内容

本发明要解决的技术问题是将视频信号质量监测与高密度信号处理思想相结合,提供一种多路视频信号质量监测设备,在通用模块化DSP硬件基础上,通过专用数字信号处理技术来实现高密度、小体积、低功耗的视频信号质量监测,从而实现在有限机房空间内对任意多路视频信号质量的实时监测,用以解决现有技术无法对大量路数的视频进行并行处理的问题。

为解决上述技术问题,本发明提供一种多路视频信号质量监测设备。

所述设备包括一个或多个数字信号处理器,一个或多个主机模块,其中:每个数字信号处理器通过网络接口接收视频数据,其中所述数字信号处理器包括输入数据缓冲区、输出图像缓冲区、视频解码单元、信号模式识别单元,图像输出单元;所述视频解码单元解码所述数字信号处理器缓存于所述输入数据缓冲区的所述视频数据,以得到单帧图像序列和每帧图像的特征值,并缓存于所述输出图像缓冲区;所述信号模式识别单元识别缓存于所述输出图像缓冲区中的所述单帧图像序列中具有特定信号模式的单帧图像,并将所述单帧图像发送给所述输出图像单元;所述输出图像单元接收所述信号识别单元识别出的所述单帧图像以及获取所述输出图像缓冲区中的所述单帧图像序列;若所述单帧图像序列包含所述具有特定信号模式的单帧图像,则所述图像输出单元在所述单帧图像序列中标识出所述单帧图像的信号质量信息,并降低所述单帧图像序列的分辨率,以及将携带信号质量信息的所述单帧图像序列发送给所属数字信号处理器对应的主机模块;所述主机模块接收来自一个或多个图像输出单元的携带有信号质量信息的单帧图像序列,以拼接成携带有信号质量信息的视频数据并进行显示。

其中,还可以包括:若所述单帧图像序列不包含所述具有特定信号模式的单帧图像,则所述图像输出单元降低所述单帧图像序列的分辨率,以及将单帧图像序列发送给所属数字信号处理器对应的主机模块;所述主机模块接收来自一个或多个图像输出单元的单帧图像序列,以拼接成视频数据并进行显示。

其中,所述数字信号处理器与主机模块的对应关系是通过主机模块来配置的;所述主机模块配置所述一个或多个所述数字信号处理器的源网络地址和目的网络地址;其中,所述源网络地址为视频数据来源的网络地址,所述目的网络地址为所述主机模块的网络地址;所述数字信号处理器接收与其具有相同源网络地址的视频数据。

其中,所述主机模块还包括两台显示器,其中一台显示器用于显示所述视频数据和携带有信号质量信息的视频数据,另一台显示器用于显示所述携带有信号质量信息的视频数据。

其中,所述信号模式识别单元计算所述单帧图像序列中的单帧图像的特征值与预存特定信号模式所对应的特征值的匹配度,并确定所述匹配度大于匹配度阈值、且持续时间大于时间阈值的单帧图像,以作为具有特定信号模式的单帧图像。

其中,所述特征值至少包括:灰度值、亮度值、色度值、时间值;所述特定信号模式至少包括:黑场、彩条、静帧。

本发明有益效果如下:

本发明通过一个或多个DSP处理模块来并行处理多路视频数据,从而提升了视频信号质量监测设备单位体积处理多路视频数据的能力,提高了处理多路视频数据的时效,并且降低了并行处理多路视频数据的能耗。

本发明对多路视频数据进行拼接显示,降低了主机的能耗,提升用户体验效果。

附图说明

图1是根据本发明一实施例的多路视频信号质量监测设备的结构示意图;

图2是根据本发明一实施例的DSP处理模块示意图;

图3是根据本发明一实施例的DSP处理器功能示意图;

图4是根据本发明一实施例的主机的画面拼接显示示意图。

具体实施方式

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