[发明专利]一种基于全数字动态加速锁定技术的PLL频率综合器

说明书

技术领域

本发明涉及无线通信射频技术领域，特别涉及一种基于全数字动态加速锁定技术的PLL频率综合器。

背景技术

锁相环频率合成器是通信系统的重要部件，其主要指标有锁定速度、低相位噪声、低杂散。其中，锁定速度决定了通信系统的信道切换及系统启动的快慢。尤其在时分多址（TDMA）或扩频跳频通信系统中，锁定速度更是决定频率合成器性能最关键的指标。

在常见的电荷泵锁相环（CPPLL）中，相位噪声、杂散及锁定速度对环路带宽的要求总是相互矛盾的。典型的CPPLL的瞬态过程是一个阻尼振荡过程，要加快锁定速度就需要增大环路带宽，但从CPPLL的稳态性分析来看，要抑制相位噪声和杂散，就要减小环路带宽。然而，现代无线通信系统对锁定时间、相位噪声及杂散都有极高的要求，一般的锁相环很难同时满足。

对于通信系统来说，PLL的捕获过程是完全无用的，为同时满足快速锁定与杂散抑制性能，业界提出了动态环路带宽的方案，即捕获过程中增大环路带宽以加速锁定，而接近锁定时自动恢复小环路带宽以抑制噪声和杂散。比如在三阶PLL系统中，环路带宽可近似表示为ω_c≈(I_cpK_vcoR_lp)/N_div，其中I_cp、K_vco、R_lp、N_div分别是CP电流、VCO增益、环路滤波器电阻及分频比。由于K_vco、N_div不适合改变，因此大多通过改变I_cp、R_lp的方法来调整环路带宽。若I_cp增大N倍，环路带宽也增大N倍，但零、极点相对于环路带宽频点不变，会影响环路的稳定性。因此将I_cp增大N倍，环路带宽也增加N倍，R_lp减小为1/N^1/2，这样环路带宽增大N^1/2倍，零、极点位置相对不变，不影响环路的稳定性。

研究人员提出了各种方法来加快锁定速度，同时保持低相噪和低杂散。这些方法中，有很多采用动态环路带宽。如中国公开发明专利1691512A提出的“具有自适应环路带宽的锁相环”通过相位检测器比较参考信号和反馈信号的频率和相位，产生两个控制信号，并控制电荷泵，电荷泵的输出及脉冲宽度滤波器产生的辅助控制信号共同输出到一运算放大器，运算放大器的输出连到VCO。该发明采用数字-模拟相结合的方式，通过比较两个信号的相位和频率差，产生相应控制信号动态控制CP和运放的电流及电压，最后调整VCO的频率。但由于需要数模混合设计且还需要存储、解码等电路，其通用性不强。近些年，采用全数字的快速锁定方式受到普遍关注。如论文“A1.9-3.8GHzΔ-ΣFractional-N PLL Frequency Synthesizer with fast auto-calibration of loop bandwidth and vco frequency(IEEE JSSC,vol47,No.3,Mar.2012)中提出了基于频率-数字转换（FDC）的自动校准技术，通过片上适时检测的VCO频率来校正环路带宽和频率，环路带宽校准电路测量VCO增益K_vco并用它精确控制电荷泵电流，这样使环路带宽保持恒定。该技术虽然采用数字控制，但检测与校准算法过于复杂，同时为保证控制精度需要的数字开销也较大。

综上所述，现有的采用动态环路带宽的锁相环加速锁定技术存在通用性不强，电路规模大，结构复杂等缺点，加大了设计难度，同时减小了电路的集成度。

发明内容

本发明的技术解决问题：克服现有加速锁定控制技术的不足，本发明提出了一种基于全数字动态加速锁定技术的PLL频率综合器，通过在传统PFD与CP之间插入一个全数字实现的加速锁定控制模块，就能动态调整电荷泵电流与环路带宽，该控制方案简单，电路规模小、功耗低，控制模块具有快速、自动复位功能，对环路的影响很小。