[发明专利]GaN高电子迁移率晶体管和GaN二极管有效
申请号: | 201310706281.8 | 申请日: | 2013-12-19 |
公开(公告)号: | CN103887334B | 公开(公告)日: | 2018-04-17 |
发明(设计)人: | 雷德弗里德勒·阿德里安斯·玛利亚·胡尔克斯;杰伦·克龙;约翰尼斯·唐克斯;斯蒂芬·海尔;简·雄斯基 | 申请(专利权)人: | 安世有限公司 |
主分类号: | H01L29/778 | 分类号: | H01L29/778;H01L29/872;H01L29/423;H01L21/335;H01L21/329;H01L21/28 |
代理公司: | 北京天昊联合知识产权代理有限公司11112 | 代理人: | 麦善勇,张天舒 |
地址: | 荷兰*** | 国省代码: | 暂无信息 |
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摘要: | |||
搜索关键词: | gan 电子 迁移率 晶体管 二极管 | ||
技术领域
本发明涉及GaN器件,例如高电子迁移率晶体管(HEMT)和二极管,并且涉及这些器件中的栅极泄漏问题。
背景技术
近年来,GaN高迁移率晶体管(HEMT)和肖特基二极管因其高功率性能而极有可能代替Si或SiC用作高压(HV)器件,从而吸引了大量关注。其原因在于固有高密度二维电子气(2DEG)、高电子迁移率和高临界击穿电场。因此,宽带隙AlGaN/GaN HEMT成为射频(RF)和微波功率放大器的优秀候选。
在图1中示出了HEMT的基本结构。电流经由所谓的二维电子气(2DEG)在漏极(D)和源极(S)之间流动,所述二维电子气在AlGaN势垒层和顶部GaN层(或者图1中未示出的盖层)之间的界面处形成。
这种异质结结构包括在不同带隙的两种材料之间的结作为沟道来代替掺杂区域。
在AlGaN/GaN异质结构的框架中,通常不存在由于这些系统中的强自发和压电极化效应所要求的掺杂剂。例如,来自表面施主的电子可以通过本征极化感应电场而进入GaN沟道中。在这种情况下,由于非故意掺杂(例如,没有故意地进行掺杂)层相对缺乏杂质或掺杂剂(电子因杂质或掺杂剂而不能够逃逸),电子可以迅速地移动而不会与任意杂质碰撞。
这种异质结的最终结果是产生了具有非常高浓度或密度的高移动性导电电子的极薄层,赋予沟道非常低的电阻率。这种层也称作二维电子气(2DEG)。例如,可以在场效应晶体管(FET)中利用这种效应,其中施加至肖特基栅极的电压改变了这一层的电导率以形成晶体管结构。
一种这样的晶体管是包括氮化镓的高电子迁移率晶体管(HEMT),并且也称作氮化铝镓/氮化镓(AlGaN/GaN)HEMT。典型地,可以通过外延晶体生长方法(例如,金属有机化学气相沉积(MOCVD)、分子束外延(MBE)等)在衬底(例如蓝宝石、硅(Si)(111)、碳化硅(SiC)等)上生长GaN、AlGaN等的晶体膜、并且处理这样生长的外延衬底以形成所需结构,来制造AlGaN/GaN HEMT。
在一些器件中,半导体器件在截止状态和导通状态之间切换,在截止状态中在肖特基栅极下面中断2DEG,而在导通状态中在低电压下产生高电流。这种器件的设计典型地目标在于在导通状态、截止状态和切换期间的功率损耗之间的折衷。
通过在肖特基金属(G)上施加合适的电压、使得金属下的2DEG消失来实现截止。可以将GaN肖特基二极管简单地看作不包括源极接触的HEMT。在肖特基二极管中,电流在栅极和漏极之间流动。这些器件的设计意在找到导通状态、截止状态和切换期间功率损耗之间的最优折衷。
图2更加详细地示出了图1的器件的栅极区域。硅衬底10包括GaN缓冲层10’,所述GaN缓冲层上形成了外延生长的GaN层12以及AlGaN势垒层14。GaN层12和AlGaN势垒层14限定了异质结,在所述异质结的界面处可以形成2DEG 12’。GaN盖层16(是可选的并且在图1中未示出)将第一(Si3N4)电介质层18和肖特基栅极20与所述异质结相分离。
在两端器件的情况下,半导体器件典型地将包括至少一个其他(欧姆)电极以形成肖特基二极管,或者在三端HEMT器件的情况下包括两个其他的电极,但是只是为了清楚起见,图2中省略了这些电极。
半导体器件典型地具有导通状态和截止状态,在导通状态中2DEG12’在器件的整个宽度上横向延伸,例如在HEMT的源极和漏极之间横向延伸,在截止状态中向肖特基栅极施加(负)偏置或栅极电压以中断肖特基栅极20下面的2DEG 12’。这是图2所示的情况,其中2DEG 12’与肖特基栅极20的边缘对齐,即与肖特基栅极20和电介质层18之间的界面对齐。
在常通器件中,在不存在栅极偏置的情况下,2DEG 12’在器件的整个宽度上延伸。在常断器件中,在不存在栅极偏置的情况下,在肖特基栅极20下面不存在2DEG 12’。
这些器件的问题之一是截止状态期间的高泄漏电流。这种泄漏电流是由肖特基金属和2DEG之间的电子势垒确定的。高截止状态泄漏电流是由通过栅极边缘附近的肖特基/AlGaN势垒的隧穿引起的。还有一个问题是导通状态电阻在动态条件下(例如,切换、脉冲、RF)明显高于DC条件下。这种导通状态电阻也在器件的寿命期间改变,并且因此可能引起可靠性问题。
半导体表面顶部上的钝化层对于泄漏电流和导通状态电阻具有强烈影响,具体地是对它们在短时间尺度(切换、RF)和长时间尺度(退化)上的行为具有强烈影响。
发明内容
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