[发明专利]伪栅的去除方法和MOS晶体管的形成方法

说明书

技术领域

本发明涉及半导体技术领域，尤其涉及一种伪栅的去除方法和一种MOS晶体管的形成方法。

背景技术

随着半导体技术的不断发展，MOS晶体管的特征尺寸不断缩小，MOS晶体管的栅介质层的厚度也按等比例缩小的原则变得越来越薄。虽然栅介质层的厚度在不断降低，但由于栅极电压不会持续降低，使得所述栅介质层受到的电场强度变大，与时间相关的介质击穿（TDDB:time dependent dielectric breakdown）也更容易发生，尤其在NMOS晶体管中更为明显，更容易导致器件失效。

现有技术中，通常采用高K栅介质层替代氧化硅栅介质层，可以在保持等效氧化层厚度（EOT）不变的情况下增加其物理厚度，可以减少栅介质层的漏电流。但是现有技术的MOS晶体管的TDDB特性依然不佳。

发明内容

本发明解决的问题是提供一种伪栅的去除方法和一种MOS晶体管的形成方法。

为解决上述问题，本发明实施例提供了一种伪栅的去除方法，包括：提供半导体衬底，所述半导体衬底上具有栅介质层、位于所述栅介质层上的功函数层和位于所述功函数层上的伪栅；采用脉冲等离子体刻蚀工艺刻蚀所述伪栅，直至暴露出所述功函数层；其中，所述脉冲等离子体刻蚀工艺的刻蚀气体包括氢气。

可选的，所述脉冲等离子体刻蚀工艺的刻蚀气体还包括氦气或者氧气中的一种或两种。

可选的，所述脉冲等离子体刻蚀工艺包括循环进行的第一刻蚀步骤和第二刻蚀步骤，所述第一刻蚀步骤的刻蚀功率大于所述第二刻蚀步骤的刻蚀功率。

可选的，所述第一刻蚀步骤的刻蚀功率为100～1000W；所述第二刻蚀步骤的刻蚀功率为0～200W。

可选的，所述第一刻蚀步骤的刻蚀时间为10～1000μs，所述第二刻蚀步骤的刻蚀时间为10～1000μs。

可选的，所述脉冲等离子体刻蚀工艺采用电感耦合等离子体刻蚀设备。

可选的，所述伪栅的材料为多晶硅、氮化硅或者非晶碳。

可选的，所述功函数层的材料为氮化钛，所述栅介质层的材料为高介电常数材料。

可选的，还包括覆盖所述伪栅顶表面的阻挡层，所述阻挡层的材料为氮化钛。

可选的，还包括，在所述脉冲等离子体刻蚀工艺之前，进行贯穿刻蚀工艺，以去除所述阻挡层。

可选的，还包括，在所述脉冲等离子体刻蚀工艺之后，进行后刻蚀工艺，所述后刻蚀工艺的刻蚀气体包括CF₄、NF₃、SF₆或其任意组合。

可选的，所述后刻蚀工艺的刻蚀气体还包括N₂。

另外，本发明实施例还提供了一种MOS晶体管的形成方法，包括：提供半导体衬底，所述半导体衬底上具有栅介质层、位于所述栅介质层上的功函数层、位于所述功函数层上的伪栅、以及位于所述伪栅两侧的半导体衬底内的源区和漏区；采用脉冲等离子体刻蚀工艺刻蚀所述伪栅，直至暴露出所述功函数层，形成第一开口，所述脉冲等离子体刻蚀工艺的刻蚀气体包括氢气；在所述第一开口内形成金属栅极。

可选的，所述脉冲等离子体刻蚀工艺的刻蚀气体还包括氦气或者氧气中的一种或两种。

可选的，所述脉冲等离子体刻蚀工艺包括循环进行的第一刻蚀步骤和第二刻蚀步骤，所述第一刻蚀步骤的刻蚀功率大于所述第二刻蚀步骤的刻蚀功率。

可选的，所述第一刻蚀步骤的刻蚀功率为100～1000W、刻蚀时间为10～1000μs，所述第二刻蚀步骤的刻蚀功率为0～200W、刻蚀时间为10～1000μs。

可选的，所述伪栅的材料为多晶硅、氮化硅或者非晶碳，所述功函数层的材料为氮化钛，所述栅介质层的材料为高介电常数材料。

可选的，还包括，所述伪栅的顶表面具有阻挡层，在所述脉冲等离子体刻蚀工艺之前，进行贯穿刻蚀工艺，以去除所述阻挡层。

可选的，还包括，在所述脉冲等离子体刻蚀工艺之后，进行后刻蚀工艺，所述后刻蚀工艺的刻蚀气体包括CF₄、NF₃、SF₆或其任意组合。

可选的，所述后刻蚀工艺的刻蚀气体还包括N₂。

与现有技术相比，本发明技术方案具有以下优点：