[发明专利]小面积低电数据保持触发器

权利要求书

1.一种电路，包括：

主锁存器，其耦连到数据保持锁存器；

其中所述数据保持锁存器配置为作为所述主锁存器的从锁存器而操作，以在正常操作期间实现主-从触发器；

其中所述数据保持锁存器配置为当所述主锁存器断电时在低电数据保持模式期间保存所述主-从触发器的输出值；以及

其中单一控制输入配置为在所述正常操作和所述低电数据保持模式之间进行选择。

2.根据权利要求1所述的电路，其独立于第三锁存器电路。

3.根据权利要求1所述的电路，进一步包括控制电路，其配置为，在所述低电数据保持模式中，断开锁存器时钟。

4.根据权利要求1所述的电路，进一步包括：

传输门器件，用于有选择地将所述主锁存器耦连到所述从锁存器，以及

其中所述传输门器件可在所述低电数据保持模式期间被断电。

5.根据权利要求1所述的电路，其中所述主锁存器和所述数据保持锁存器进一步配置为响应于直接清零信号将存储在所述主-从触发器中的值清零。

6.根据权利要求1所述的电路，其中所述控制输入进一步配置为在所述低电数据保持模式中对所述直接清零信号进行门控。

7.根据权利要求1所述的电路，其中所述主锁存器进一步配置为基于扫描使能信号，在数据输入和扫描输入之间进行选择。

8.一种电路，包括：

主锁存器，包括：

第一反相器，其耦连到第一NAND门的输入；

第一传输门，用于有选择地将所述第一NAND门的输出耦连到所述第一反相器的输入；

第二传输门，用于有选择地将所述第一反相器的输入耦连到电路输入；

数据保持锁存器，包括：

第二NAND门，其耦连到第二反相器的输入；

第三传输门，用于有选择地将所述反相器的输出耦连到所述第二NAND门的输入；

第四传输门，用于有选择地将所述第一反相器的输出耦连到所述第二NAND门的所述输入；

控制电路，包括：

第三NAND门，其接受锁存器时钟信号和低电数据保持控制信号作为输入，

其中所述第三NAND门的输出耦连到所述第一、第二、第三和第四传输门的控制输入，以及

其中所述第三NAND门的所述输出被反相并耦连到所述第一、第二、第三和第四传输门的相反控制输入。

9.根据权利要求8所述的电路，其中所述第三NAND门的所述输出耦连到所述第二和第三传输门的非反相控制输入。

10.根据权利要求8所述的电路，其中所述第三NAND门的所述输出耦连到所述第一和第四传输门的反相控制输入

11.根据权利要求8所述的电路，其中所述第四传输门配置为在低电数据保持模式中被断电。

12.根据权利要求8所述的电路，其中所述第一反相器、所述第一NAND门以及所述第一和第二传输门配置为在低电数据保持模式中被断电。

13.根据权利要求8所述的电路，进一步包括：

第四反相器，用于接受清零数据控制信号，以及

第四NAND门，用于将所述清零数据控制信号和所述低电数据保持控制信号进行组合，

其中所述第四NAND门的输出耦连到所述第一和第二NAND门的输入。

14.根据权利要求8所述的电路，进一步包括：

第五反相器，其耦连到所述第二NAND门的输出并用于驱动所述电路的输出信号。

15.根据权利要求8所述的电路，进一步包括：

第五反相器，其耦连到所述第四传输门的输出并用于驱动第六反相器，所述第六反相器用于驱动所述电路的输出信号。

16.一种数据保持触发器，包括：

主锁存器，其配置为响应于单一控制输入的激活而被断电；

从锁存器，其配置为接受来自所述主锁存器的值并在所述主锁存器断电时保存所述值；以及

其中所述从锁存器进一步配置为响应于所述单一控制输入的解除激活而输出所述值。

17.根据权利要求16所述的数据保持触发器，所述从锁存器配置为接收永不断电的供电电压。