[发明专利]一种基于FPGA的数据重组方法

权利要求书

1.一种基于FPGA的数据重组方法，其特征在于，包括以下步骤：

步骤1：计算相关参数，假定原始数据位宽为m位，目标数据的位宽为n位，求出m和n的最小公倍数p的值，并且求出最小公倍数p与原始数据位宽为m位数值的商j及最小公倍数p与目标数据位宽n位数值的商k，则j=p/m，k=p/n；

步骤2：构建相应的数据重组装置，在FPGA中构建相应的数据组合单元、数据缓存单元以及数据拆分单元，以及锁相环；

步骤3：启动数据重组流程。

2.如权利要求1所述的数据重组方法，其特征在于，所述步骤1中，所述数值m、n、p、j和k均为自然数。

3.如权利要求1所述的数据重组方法，其特征在于，所述步骤2中，所述锁相环的三个输出时钟设置与原始数据的随路时钟clkin保持相位一致，并且，第一时钟clk1=clkin；第二时钟clk2=clkin*m/p；第三时钟clk3=clkin*m/n。

4.如权利要求3所述的数据重组方法，其特征在于，所述步骤2中，所述数据组合单元由j个位宽为m位的寄存器组成，其工作时钟为clk1，原始数据为数据组合单元的输入接口，j个寄存器的输出共同作为数据组合单元的输出接口，在数据组合单元内部，j个寄存器顺序相连，前一个寄存器的输出作为下一个寄存器的输入。

5.如权利要求4所述的数据重组方法，其特征在于，所述步骤2中，所述数据缓存单元为一个位宽为p位的寄存器，其工作时钟为clk2，其输入接口与数据组合单元的输出接口相连，其输出接口与数据拆分单元的输入接口相连。

6.如权利要求5所述的数据重组方法，其特征在于，所述步骤2中，所述数据拆分单元由一个模k计数器和一个选择器组成，其工作时钟为clk3，其输入接口与数据缓存单元的输出接口相连，其输出接口为目标数据。在数据拆分单元内部，模k计数器从1到k循环计数，计数器的计数值实时输出到选择器的控制端口，选择器的输入接口位宽为p位，输出接口位宽为n位。

7.如权利要求1所述的数据重组方法，其特征在于，所述步骤3的具体步骤为：

步骤301：设定4个pop时间点：pop1、pop2、pop3和pop4；其中pop1为数据重组起始点，pop2与pop1间隔一个clk2时钟周期，pop3与pop2间隔一个clk2时钟周期，pop4与pop3间隔一个clk3时钟周期；

步骤302：在pop1时刻，数据组合单元开始工作，相邻的j个m位位宽的原始数据经过数据组合单元会转换为一个p位位宽的中间数据，并且送入到数据缓存单元；

步骤303：在pop2时刻，数据缓存单元开始工作，数据缓存单元对中间数据进行一个时钟周期的缓存之后送入到数据拆分单元；

步骤304：在pop3时刻，数据拆分单元开始工作，模k计数器循环输出计数值1、2…k，并且送入选择器中。当计数值为1时，选择器的输出等于输入接口的第1位到第n位，当计数值等于2时，选择器的输出等于输入接口的第n+1位到第2n位，依次类推，当计数值等于k时，选择器的输出等于输入接口的最高的n位；

步骤305：从pop4时刻开始，选择器的输出端接口即会在clk3=clkin*m/n的时钟下，输出连续的目标数据。