[发明专利]InGaN/GaN超晶格缓冲层结构、制备方法及含该结构的LED芯片

说明书

技术领域

本发明涉及多量子阱特别地，涉及一种InGaN/GaN超晶格缓冲层及其制备方法。本发明的另一方面还提供了一种含有该结构的LED芯片。

背景技术

现有LED芯片多为在浅量子阱层上直接生长多量子阱(MQW)层，MQW层中包括依次叠置的阱层和垒层，但由于LED芯片自衬底开始在衬底上生长了多层，每层生长过程中都会与前一层产生应力，造成生长的浅量子阱层应力较大，如果直接在浅量子阱层上生长MQW层，会形成MQW有源区的热应力失配和晶体质量降低，增大了在MQW层上延伸生长的V型缺陷数量，增加了电子泄露，不利于电流在MQW层中的均匀扩展，增大电流拥挤现象，这些不利因素最终影响了有效电子和空穴的辐射复合，从而降低LED芯片的发光效率。

发明内容

本发明目的在于提供一种InGaN/GaN超晶格缓冲层、制备方法及含该结构的LED芯片，以解决现有技术中LED芯片发光效率低、LED芯片中MQW层应力过大，MQW层中晶体缺陷多的技术问题。

为实现上述目的，根据本发明的一个方面，提供了一种InGaN/GaN超晶格缓冲层结构，包括浅量子阱层和MQW层，包括设置于浅量子阱层和MQW层之间的超晶格缓冲层；超晶格缓冲层包括多个依次叠置的缓冲层单元，其中，每个缓冲层单元包括：InGaN层以及多个掺杂层；掺杂层包括依次叠置的uGaN层和nGaN层，并设置在InGaN层上。

进一步地，缓冲层单元为6～20个；掺杂层为2～5个。

进一步地，InGaN层厚度为0.5～3nm；uGaN层与nGaN层的厚度比为1：1～3。

进一步地，uGaN层的厚度为0.5～2nm，nGaN层的厚度为0.5～2nm。

根据本发明的另一方面还提供了一种上述InGaN/GaN超晶格缓冲层结构的制备方法，其特征在于，包括以下步骤：

S1：在浅量子阱层上生长InGaN层；

S2：在InGaN层上生长多层掺杂层；

S3：在掺杂层上生长InGaN层；

重复多次S2～S3步骤得到多个缓冲层单元，在缓冲层单元上生长MQW层。

进一步地，InGaN层的生长温度高于MQW层中的阱层的生长温度20～80℃，掺杂层生长温度与MQW层中垒层的生长温度相同。

进一步地，InGaN层生长温度高于MQW层中的阱层的生长温度30～60℃。

根据本发明的另一方面还提供了一种LED芯片，包括衬底和依次形成于衬底上的N型GaN层、浅量子阱层、MQW层、P型GaN层，浅量子阱层和MQW层之间进一步设置有上述的超晶格缓冲层。

进一步地，还包括依次叠置于衬底和N型GaN层之间的第一GaN缓冲层、第一uGaN层和第二uGaN层；还包括依次叠置于N型GaN层与浅量子阱层之间的电子阻挡层和N型掺杂GaN层。

进一步地，还包括依次叠置于MQW层与P型GaN层之间的第一掺杂P型GaN层；还包括依次形成于P型GaN层上的第二掺杂P型GaN层和P型接触层。

本发明具有以下有益效果：

本发明提供的InGaN/GaN超晶格缓冲层结构能提高具有该结构的LED芯片有源区晶体质量，降低有源区晶格失配和热应力失配，有效减少电子泄露，增加载流子与空穴的复合效率，提高器件的发光效率。

除了上面所描述的目的、特征和优点之外，本发明还有其它的目的、特征和优点。下面将参照图，对本发明作进一步详细的说明。

附图说明

构成本申请的一部分的附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1是本发明优选实施例的结构示意图；

图2是本发明优选另一实施例的结构示意图；

图3是本发明优选另一实施例的结构示意图；以及

图4是本发明优选实施例和对比例的亮度(LOP)-芯粒个数曲线图。

图例说明：

1、衬底；2、第一GaN缓冲层；3、第一uGaN层；4、第二uGaN层；5、N型GaN层；6、电子阻挡层；7、N型掺杂GaN层；8、浅量子阱层；9、InGaN层；10、uGaN层；11、nGaN层；12、MQW层；13、第一掺杂P型GaN层；14、P型GaN层；15、第二掺杂P型GaN层；16、P型接触层；110、超晶格缓冲层。

具体实施方式

以下结合附图对本发明的实施例进行详细说明，但是本发明可以由权利要求限定和覆盖的多种不同方式实施。