[发明专利]一种可配置的乘累加运算单元及其构成的乘累加运算阵列

权利要求书

1.一种可配置的乘累加运算单元，其特征在于：包括用于接收并存储级联输入操作数（Ain）和并发输入操作数（Bin）的操作数寄存级、用于使操作数寄存级中储存的级联输入操作数（Ain）和并发输入操作数（Bin）相乘的乘法级、以及用于使乘法级的运算结果与该乘累加运算单元前一拍的运算结果或上一级乘累加运算单元的运算结果相加的加法级，加法级的运算结果通过进位输出操作数（Cout）向下一级乘累加运算单元输出；加法级还接收能够将运算模式调整为进位累加模式或自累加模式的模式配置（LoopEn）、以及用于控制输出最终运算结果的结果输出使能（RSOEn）；加法级内设有用于存储运算结果的寄存器（R），在进位累加模式中，上一级乘累加运算单元的运算结果通过进位输入操作数（Cin）输入到加法级中；操作数寄存级还向下一级乘累加运算单元输出级联输出操作数（Aout）。

2.根据权利要求1所述的可配置的乘累加运算单元，其特征在于：所述的操作数寄存级内设有级联寄存器（A）、并发寄存器（B）和第一级寄存器（D）；操作数寄存级同时接收级联输入操作数（Ain）和级联输入操作数使能（AEn），使级联输入操作数（Ain）存入级联寄存器（A）中；然后同时接收并发输入操作数（Bin）和并发输入操作数使能（BEn），使并发输入操作数（Bin）存入并发寄存器（B）中，并发输入操作数使能（BEn）经过第一级寄存器（D）延迟成为第一级使能，然后第一级使能、级联输入操作数（Ain）和并发输入操作数（Bin）同时到达乘法级；级联寄存器（A）中存入的级联输入操作数（Ain）延迟后作为级联输出操作数（Aout）向上一级乘累加运算单元输出，输出的级联输出操作数（Aout）作为上一级乘累加运算单元的级联输入操作数（Ain）。

3.根据权利要求2所述的可配置的乘累加运算单元，其特征在于：所述的乘法级内设有乘法器（F）和乘法寄存器（M）；第一级使能使级联输入操作数（Ain）和并发输入操作数（Bin）进入乘法器（F）进行乘法运算，乘法级的运算结果存入乘法寄存器（M）中。

4.根据权利要求2或3所述的可配置的乘累加运算单元，其特征在于：所述的乘法级内还设有第二级寄存器（E），第一级使能经第二级寄存器（E）延迟后成为第二级使能；在自累加模式中，第二级使能和乘法寄存器（M）内存储的乘法级的运算结果同时到达加法级；而在进位累加模式中，仅有乘法寄存器（M）内存储的乘法级的运算结果到达加法级。

5.根据权利要求4所述的可配置的乘累加运算单元，其特征在于：所述的加法级内设有加法器（G）和进位使能寄存器（C）；

在自累加模式中，寄存器（R）内存储有该乘累加运算单元前一拍的运算结果；第二级使能、乘法寄存器（M）内存储的乘法级的运算结果和寄存器（R）内存储的该乘累加运算单元前一拍的运算结果同时到达加法器（G），第二级使能使乘法寄存器（M）内存储的乘法级的运算结果和寄存器（R）内存储的该乘累加运算单元前一拍的运算结果进入加法器（G）中进行加法运算，加法运算的结果再存入寄存器（R）中，寄存器（R）中存储的运算结果在该乘累加单元下一拍的加法运算时，作为该乘累加运算单元前一拍的运算结果，继续参与该乘累加单元下一拍的加法运算；输出最终运算结果时，由结果输出使能（RSOEn）控制，使寄存器（R）中的运算结果作为进位输出操作数（Cout）向下一级乘累加运算单元输出，输出的进位输出操作数（Cout）作为下一级乘累加运算单元的进位输入操作数（Cin）；

在进位累加模式中，加法级同时接收进位输入操作数使能（CEn）、进位输入操作数（Cin）和乘法寄存器（M）内存储的乘法级的运算结果，进位输入操作数使能（CEn）使乘法寄存器（M）内存储的乘法级的运算结果和上一级乘累加运算单元的运算结果通过进位输入操作数（Cin）同时进入加法器（G）中进行加法运算，加法运算的结果存入寄存器（R）中，并作为进位输出操作数（Cout）向下一级乘累加运算单元输出，同时进位输入操作数使能（CEn）经进位使能寄存器（C）延迟后再作为进位输出操作数使能（CoEn）向下一级乘累加运算单元输出，且进位输出操作数（Cout）和进位输出操作数使能（CoEn）同时输出，输出的进位输出操作数（Cout）作为下一级乘累加运算单元的进位输入操作数（Cin），输出的进位输出操作数使能（CoEn）作为下一级乘累加运算单元的进位输入操作数使能（CEn）。