[发明专利]BCD工艺中的垂直型NPN器件及其制造方法

说明书

技术领域

本发明涉及半导体集成电路制造领域，特别是涉及一种BCD工艺中的垂直型NPN器件；本发明还涉及一种BCD工艺中的垂直型NPN器件的制造方法。

背景技术

BCD工艺为能够在同一芯片上制作双极型晶体管（bipolar），CMOS和DMOS器件的工艺，如图1所示，是现有BCD工艺中的垂直型NPN器件的结构示意图；现有BCD工艺中的垂直型NPN器件包括：

P型硅衬底101，在硅衬底101上形成有高掺杂的N型埋层（NBL）102。在N型埋层102表面形成有N型外延层，集电区103由N型外延层组成。在N型外延层中形成有底部和N型埋层102接触的N型下沉层（NSINK）105，N型下沉层（NSINK）105采用高浓度高能量注入形成，通过N型埋层102和集电区103的底部连接、N型下沉层105和N型埋层102的连接形成集电极引出端（collector pick-up）。在N型外延层中注入中浓度掺杂的P型杂质（P-Base）形成基区104，基区104位于集电区103的上方并相接触。由形成于基区104表面的重N型重掺杂区即N+区组成发射区107。在基区103的表面形成有P型重掺杂区即P+区108，在N型下沉层105的表面形成有N+区109，在发射区107、P+区108和N+区109的顶部分别形成有金属接触并分别引出发射极、基极和集电极。

现有BCD工艺中，通过对发射区107的进一步进行N型轻掺杂即N-注入，形成梯度结构的发射区（Graded Emitter）来实现提高NPN器件的发射区和基区的PN结即EB结的击穿电压，但是由于发射区107中增加N-注入后，发射区107会向底部的拓展，这样会导致基区104的宽度变窄，这会降低器件的集电区和发射区之间的穿通电压即CE-punch电压。在器件工作时，可能在未达到EB结击穿时先发生CE即集电区和发射区之间的穿通（Punch），影响器件BV。因此为了得到较高的BV，必须提高基区104的抗Punch能力。

发明内容

本发明所要解决的技术问题是提供一种BCD工艺中的垂直型NPN器件,能提高器件的EB结的击穿电压BVEBO、并同时能降低对器件的CE之间的穿通电压影响，能同时得到较大的BVEBO和BVCEO。为此，本发明还提供一种BCD工艺中的垂直型NPN器件的制造方法。

为解决上述技术问题，本发明提供的BCD工艺中的垂直型NPN器件包括：

N型埋层，形成于P型硅衬底上，所述N型埋层分为埋层注入区和埋层非注入区，所述埋层注入区的掺杂浓度大于所述埋层非注入区的掺杂浓度，所述埋层注入区的N型杂质由N型离子注入形成，所述埋层非注入区的N型杂质由所述埋层注入区的N型杂质横向扩散形成。

N型外延层，形成于所述N型埋层表面；在所述N型外延层表面形成有场氧隔离层，由所述场氧隔离层隔离出有源区；垂直型NPN器件至少覆盖3个所述有源区。

在所述垂直型NPN器件形成区域的所述N型外延层表面形成有由P型离子注入区热退火后形成的基区，由位于所述基区和所述N型埋层之间的所述N型外延层组成集电区。

在所述基区表面形成有发射区，所述发射区覆盖一个有源区，令该有源区为第一有源区，所述发射区由第一N+区和第二N-区组成，所述第一N+区横向覆盖整个所述第一有源区，所述第二N-区的结深大于所述第一N+区的结深，所述第二N-区呈一环形结构并将所述第一N+区包围；在横向上，所述环形结构的外边缘所覆盖的范围大于等于所述第一有源区的最外侧边缘的覆盖范围，所述环形结构的内侧边缘所覆盖的范围小于所述第一有源区的最外侧边缘的覆盖范围；在纵向上，延伸到所述第一N+区底部的所述第二N-区的环形结构还将部分所述基区包围，所述第二N-区用于对所述环形结构所包围的部分所述基区进行横向耗尽从而提高所述垂直型NPN器件的发射区和基区的PN结的击穿电压。

在纵向上，所述埋层注入区不位于所述第二N-区的正下方，所述埋层非注入区的全部或部分区域位于所述第二N-区的正下方，位于所述埋层非注入区正上方的所述基区的P型离子注入区热退火后扩散的深度大于位于所述埋层注入区正上方的所述基区的P型离子注入区热退火后扩散的深度，由所述第二N-区的结深大于所述第一N+区的结深而使得所述第二N-区底部的基区宽度的减小值和由所述埋层非注入区的设置使得所述基区向下扩展而使得所述第二N-区底部的基区宽度的增加值越接近越好。