[发明专利]基于FPGA的DSPACE的三电平脉冲扩展的控制方法及其装置

权利要求书

1.一种基于FPGA的DSPACE的三电平脉冲扩展的控制方法，其特征在于：窄脉冲消除分为两种情形，桥臂第一管和桥臂第二管，且其消除的步骤为：

A、一相桥臂第一管窄脉冲处理：

（1）将FPGA敏感事件设置为系统时钟上升沿触发方式，当FPGA检测到系统时钟上升沿时系统进步骤2，当系统时钟为其他状态下系统进入步骤5；

（2）判断当前时钟周期第一管脉冲信号st1_n是否为高电平状态且上一个时钟周期第一管脉冲信号st1_n-1是否为低电平状态，当在某一系统时钟周期内同时满足st1_n为高电平状态、st1_n-1为低电平状态进入步骤3，当st1_n、st1_n-1为其他组合电平状态进入步骤5；

（3）判断当前时钟周期DS5101输出的占空比恒为0%的参考脉冲信号stc0_n是否为高电平状态，当stc0_n为高电平状态进入步骤4，当stc0_n为低电平状态进入步骤5；

（4）将第一管脉冲信号拉低为低电平，消除占空比为0%的脉冲信号的高电平窄脉冲；

（5）输出第一管脉冲信号；

B、一相桥臂第二管窄脉冲处理：

（1）将FPGA敏感事件设置为系统时钟上升沿触发方式，当FPGA检测到系统时钟上升沿时系统进步骤2，当系统时钟为其他状态下系统进入步骤5；

（2）判断当前时钟周期第二管脉冲信号st2_n是否为低电平状态且上一个时钟周期第二管脉冲信号st2_n-1是否为高电平状态，当在某一系统时钟周期内同时满足st2_n为低电平状态、st2_n-1为高电平状态进入步骤3，当st2_n、st2_n-1为其他组合电平状态进入步骤5；

（3）判断当前时钟周期DS5101输出的占空比为100%的参考脉冲信号stc100_n是否为低电平状态，当stc100_n为低电平状态进入步骤4，当stc100_n为高电平状态进入步骤5；

（4）将第二管脉冲信号拉高为高电平，消除占空比为100%的脉冲信号的低电平窄脉冲；

（5）输出第二管脉冲信号。

2.一种基于FPGA的DSPACE的三电平脉冲扩展的控制装置，其特征在于：包括接口转换电路（10）、基于FPGA的脉冲信号处理单元（20）、供电电源电路（30）、驱动电路（40）；DSPACE的DS5101数字脉冲板卡的脉冲波形输入至接口转换电路（10），接口转换电路（10）通过逻辑电平匹配将脉冲信号送入基于FPGA的脉冲信号处理单元（20），对脉冲信号进行必要的处理后将符合驱动要求的脉冲信号送入驱动电路（40），供电电源电路（30）给基于FPGA的脉冲信号处理单元（20）提供电源。

3.根据权利要求2所述的基于FPGA的DSPACE的三电平脉冲扩展的控制装置，其特征在于：基于FPGA的脉冲信号处理单元（20）由窄脉冲消除单元、死区设置单元和功率模块保护单元组成，脉冲信号经由窄脉冲消除单元使脉冲占空比达到0%和100%,然后通过死区设置单元加入保护功率模块的死区，最后通过功率模块保护单元送出。