[发明专利]半导体装置

说明书

技术领域

本发明涉及在焊盘(pad)下具有NMOS晶体管的半导体装置。

背景技术

也被称为IC或半导体芯片的半导体装置，为了与其他元件或者其他半导体装置电连接，具有作为外部连接用电极的焊盘。在该焊盘附近，通常设有保护半导体装置的内部电路免受ESD(静电放电)影响的ESD保护电路。在ESD保护电路中，多使用多触点类型的NMOS晶体管。在该NMOS晶体管中，栅极电极、源极与给予衬底电位的端子与接地端子连接，漏极与焊盘连接。

在此，在使用多触点类型NMOS晶体管的ESD保护电路中，通过尝试种种设计，使各沟道均等地动作，半导体装置的ESD耐受量变高。以下示出设计的具体示例。例如在专利文献1的技术中，适当地控制ESD保护电路的NMOS晶体管的自对准多晶硅化物(SALICIDE)金属膜与栅极电极的距离。在专利文献2的技术中，适当地控制源极的接触件的数量。在专利文献3的技术中，适当地控制沟道长的长度。哪一项技术都是细致地规定NMOS晶体管的布局的技术。

专利文献1：日本特开2011-210904号公报；

专利文献2：日本特开2010-219504号公报；

专利文献3：日本特开2007-116049号公报。

发明内容

但是由于ESD的浪涌电流极大且为瞬间性的，故基于该浪涌电流来规定NMOS晶体管的布局是非常困难的。相反，将ESD耐受量对NMOS晶体管的布局的相关性定量化也事实上是几乎不可能的。

本发明鉴于上述问题而完成，提供如下半导体装置，其能够在不规定NMOS晶体管的用于多触点类型的ESD保护的布局尺寸的情况下，提高ESD耐受量。

为了解决上述问题，本发明提供一种在焊盘下具有NMOS晶体管的半导体装置，其特征在于具备：所述NMOS晶体管，交替地具有源极以及漏极的扩散区域，在所述源极与所述漏极之间的沟道上具有栅极电极，所述沟道的数量为偶数；下层金属膜，用于与所述漏极的电连接；中间层金属膜，为矩形环形状，在所述焊盘下具有开口部；第一通路(via)，将所述下层金属膜与所述中间层金属膜电连接，用于与所述漏极的电连接；上层金属膜，在与所述开口部大体一致的焊盘开口部使所述焊盘露出；以及保护膜，具有所述焊盘开口部，所述第一通路仅仅设于所述漏极正上方的所述中间层金属膜的一边。

第一通路是用于从焊盘到ESD保护电路的NMOS晶体管的漏极的电连接的部分。该第一通路设于漏极的正上方，大体存在于焊盘的正下方，因而施加于焊盘的ESD的浪涌电流变得容易均等地去向全部漏极。因此，ESD保护电路的NMOS晶体管的各沟道变得容易均等地动作，能够提高半导体装置的ESD耐受量。

附图说明

图1是示出半导体装置的焊盘构造的俯视图；

图2是示出半导体装置的焊盘构造的俯视图；

图3是示出半导体装置的焊盘构造的俯视图；

图4是示出半导体装置的焊盘构造的俯视图；

图5是示出半导体装置的焊盘下的ESD保护电路的电路图；

图6是示出半导体装置的其他焊盘构造的俯视图；

图7是示出半导体装置的其他焊盘构造的俯视图；

图8是示出半导体装置的其他焊盘构造的俯视图；

图9是示出半导体装置的其他焊盘构造的俯视图；

图10是示出半导体装置的其他焊盘构造的俯视图；

图11是示出半导体装置的其他焊盘构造的俯视图。

具体实施方式

以下，参照附图说明本发明的实施方式。

首先，关于半导体装置的焊盘构造，参照图1至图4的示出半导体装置的焊盘构造的俯视图进行说明。图1示出扩散区域、栅极电极、接触件和焊盘开口部。图2示出扩散区域、下层金属膜和焊盘开口部。图3示出下层金属膜、第一通路、中间层金属膜和焊盘开口部。而且，图4示出第二通路、上层金属膜和焊盘开口部。