[发明专利]具有输出延迟可精确配置能力的E1成帧控制器及工作方法

权利要求书

1.具有输出延迟可精确配置能力的E1成帧控制器，其特征是，包括：

总线接口单元，接收网关设备中的CPU或业务处理单元发来的数据与地址信号，并分别将数据信号送入FIFO及相关控制逻辑单元和参数配置存储单元，所述总线接口单元用于E1成帧控制器内部单元与外部网关设备中的CPU或业务处理单元之间的接口；

FIFO及相关控制逻辑单元，接收参数配置存储单元的信号，并将数据流和控制流输出给E1成帧器，所述FIFO及相关控制逻辑单元用于存储、缓冲E1净荷数据并启动E1成帧器；

参数配置存储单元，将输出信号传输给E1成帧器，用于传递模式配置信息及信令信息；将输出信号传输给FIFO及相关控制逻辑单元，用于控制FIFO的读取及输出控制；

E1成帧器，用于将E1净荷数据进行并串转换，以及成帧地进行输出。

2.如权利要求1所述的具有输出延迟可精确配置能力的E1成帧控制器，其特征是，所述总线接口单元，包括：

地址译码单元，所述地址译码单元的输入端分别是A2，A1和A0三位地址线和写使能口，所述地址译码单元的输出端分别与FIFO、时隙配置存储器、延迟参数及模式寄存器和信令信息寄存器连接；所述地址译码单元用于控制接口数据写入到不同的存储单元。

3.如权利要求1所述的具有输出延迟可精确配置能力的E1成帧控制器，其特征是，所述参数配置存储单元包括：

时隙配置存储器，所述时隙配置存储器的输入端分别是A2和A1两位地址线、时隙配置写使能信号、写数据线和读时隙配置存储器地址线，所述时隙配置存储器的输出端通过送入E1成帧器的时隙使能信号线与E1成帧器连接，所述时隙配置存储器的输出端还通过时隙使能信号线与FIFO读控制逻辑单元连接，所述时隙配置存储器用于保存32个E1时隙使能控制；

延迟参数及模式寄存器，所述延迟参数及模式寄存器的输入端与写数据线连接，所述延迟参数及模式寄存器的输入端还通过阈值写使能信号线wr_threshold与地址译码单元连接，所述延迟参数及模式寄存器的输出端分别通过模式选择线与FIFO读控制逻辑单元连接、通过模式配置控制线与E1成帧器连接和通过延迟参数数据线与FIFO连接，所述延迟参数及模式寄存器用于保存抖动缓冲延迟参数和模式选择；

信令信息寄存器，所述信令信息寄存器的输入端通过信令信息写使能信号线wr_ce与地址译码单元连接，所述信令信息寄存器的输入端还与写数据线连接，所述信令信息寄存器的输出端通过信令信息数据线与E1成帧器连接，所述信令信息寄存器用于保存E1帧中的信令信息。

4.如权利要求1所述的具有输出延迟可精确配置能力的E1成帧控制器，其特征是，所述FIFO及相关控制逻辑包括：

FIFO读控制逻辑单元，所述FIFO读控制逻辑单元的输入端分别通过时隙使能信号线与时隙配置存储器连接、通过模式选择线与延迟参数及模块式寄存器连接和通过E1成帧器的读FIFO信号线与E1成帧器连接，所述FIFO读控制逻辑单元的输出端通过FIFO读控制信号线与FIFO连接，所述FIFO读控制逻辑单元用于控制FIFO内E1净荷数据的读出；

FIFO，所述FIFO的输入端通过FIFO读控制信号线与FIFO读控制逻辑单元连接、所述FIFO的输入端还与写数据线连接、所述FIFO的输入端还通过FIFO写使能信号线wr_fifo与地址译码单元连接、所述FIFO的输入端通过延迟参数数据线与延迟参数及模式寄存器连接，所述FIFO的输出端通过FIFO读数据线与E1成帧器连接，所述FIFO的输出端还通过“编程满”信号线与启动控制逻辑单元连接，FIFO还通过“几乎满”信号线与“几乎满”信号指示端口连接，所述FIFO由异步FIFO存储单元实现，数据宽度为8，存储深度根据需要进行定制；异步FIFO存储单元用于缓存E1净荷数据；

启动控制逻辑单元，所述启动控制逻辑单元的输入端通过“编程满”信号线与FIFO的输出端连接，所述启动控制逻辑单元的输出端通过E1成帧器启动信号线与E1成帧器连接，所述启动控制逻辑单元用于启动E1成帧器开始工作。

5.如权利要求1所述的具有输出延迟可精确配置能力的E1成帧控制器，其特征是，所述E1成帧器包括：

FAS单元，用于E1净荷数据的读取及串并转换、帧对齐信号的生成、时隙计数器的生成；

CRC4单元，用于E1帧子块的4比特循环冗余校验的计算及插入到E1帧中。

6.如上述任一权利要求所述的具有输出延迟可精确配置能力的E1成帧控制器的工作方法，其特征是，主要包括如下步骤：

步骤（1）：当写使能口为高电平，且系统时钟口为高电平时，通过设置不同的地址确定写数据线的内容送入不同的内部存储器；所述不同的内部存储器包括时隙配置存储器、FIFO、延迟参数及模式寄存器和信令信息寄存器；所述FIFO用于缓存E1净荷数据；所述时隙配置存储器用于保存32个E1时隙使能控制；所述延迟参数及模式寄存器一部分用于保存抖动缓冲延迟参数，一部分用于模式选择；所述信令信息寄存器用于保存E1帧中的信令信息；

步骤（2）：如果FIFO内部E1净荷数据满的时候，“几乎满”指示信号会发出信号指示，写数据会暂停向FIFO写入数据；

步骤（3）：当FIFO中写入的E1净荷数据量超过延迟参数时，“编程满”信号变为高电平，在启动控制逻辑单元中，该“编程满”信号被锁存，即便“编程满”信号由于读FIFO而被置低电平，输出信号会一直维持为高电平，启动E1成帧器开始工作；当FIFO内缓冲数据量接近满，即达到FIFO深度-1个字节时，会置“几乎满”信号为高电平，通知网关设备中的CPU或业务处理单元停止向FIFO写操作；

步骤（4）：

当采用SAToP协议，即模式选择线为高电平，E1成帧器周期性地读取FIFO，每8个E1时钟输出读信号，FIFO读控制逻辑单元使能E1成帧器的读信号，输出读FIFO信号，从而从FIFO中读取1个字节数据，通过FIFO读数据线送入E1成帧器；

当采用CESoPSN协议，即模式选择线为低电平，E1成帧器输出5位时隙计数器，作为地址访问时隙使能存储器，输出的1比特值决定是否使用当前时隙，如果为“1”，则FIFO读控制逻辑单元使能读FIFO信号，从FIFO读取1字节数据，送入E1成帧器发送，否则FIFO读控制逻辑单元屏蔽FIFO读信号；时隙配置比特通过时隙使能信号线线送入E1成帧器，当时隙不使用时，E1成帧器在该时隙会输出全“0”信号；

步骤（5）：如果是SAToP模式，将屏蔽内部FAS模块和CRC4模块；

如果是CESoPSN模式，将启用FAS模块，是否启用CRC4模块受模式选择位控制；

当选择TS16时隙用于传送随路信令，将信令信息通过通过信令信息数据线送入E1成帧器。