[发明专利]制造半导体器件的方法及半导体器件在审

申请号：	201310576884.0	申请日：	2013-11-18
公开（公告）号：	CN103824815A	公开（公告）日：	2014-05-28
发明（设计）人：	卯尾崎宽;武田康裕;前川径一;长谷川拓实;舟山幸太;丸山祥辉;柴和利;工藤修一	申请（专利权）人：	瑞萨电子株式会社
主分类号：	H01L21/8247	分类号：	H01L21/8247;H01L21/28;H01L27/115;H01L29/423
代理公司：	北京市金杜律师事务所 11256	代理人：	王茂华
地址：	日本神***	国省代码：	日本;JP
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摘要：
搜索关键词：	制造半导体器件方法
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【说明书】：

相关申请的交叉引用

包括说明书、附图和摘要的、于2012年11月19日提交的第2012-253249号日本专利申请的公开内容通过引用整体并入本文。

技术领域

本发明涉及一种制造半导体器件的方法及半导体器件，具体地涉及当应用于具有非易失性存储器和场效应晶体管的半导体器件时有效的技术。

背景技术

近些年来，随着半导体器件的按比例缩小，在逻辑电路等中使用并且以高速操作的低击穿电压MOSFET以及作为非易失性存储器器件的闪存已经形成在相同的半导体衬底上。作为形成这种半导体器件的步骤的过程，存在如下已知的方法，形成闪存的栅极结构并且随后将杂质引入到低击穿电压MOSFET的栅极电极中。

专利文献1（第2007-305711号日本专利公开）描述了一种通过形成MONOS（金属氧化物氮氧化物半导体）类型非易失性存储器的控制栅极电极以及诸如高击穿电压MOSFET的其它MOSFET的栅极电极，以便形成其中两个多晶硅薄膜层接连堆叠的结构来获得的半导体器件。

专利文献2（第2001-244424号日本专利公开）描述了一种通过接连堆叠两个多晶硅薄膜层来形成非易失性存储器的浮置栅极电极、高击穿电压MOSFET的栅极电极和低击穿电压MOSFET的栅极电极而获得的半导体器件。

专利文献3（第2000-040752号日本专利公开）描述了一种通过接连堆叠两个多晶硅薄膜层来形成非易失性存储器的浮置栅极电极而获得的半导体器件。

[相关现有技术文献]

[专利文献]

[专利文献1]第2007-305711号日本专利公开

[专利文献2]第2001-244424号日本专利公开

[专利文献3]第2000-040752号日本专利公开

发明内容

在如上所述形成非易失性存储器的栅极结构之后，将杂质引入到低击穿电压MOSFET的栅极电极中。然而由于在形成非易失性存储器时的加热步骤，已经生长多晶硅薄膜的配置MOSFET的栅极电极的晶粒。因此干扰了杂质向MOSFET的栅极电极的较低部分的扩散，并且耗尽了栅极电极，从而导致半导体器件形成的可靠性降低。

类似的问题发生在非易失性存储器的栅极电极中。

其它目的和新颖特征将通过本文说明书以及附图而变得明显。

以下将简要描述除本文所公开的那些内容之外典型实施例的概要。

通过从相同层的薄膜形成非易失性存储器的控制栅极电极和其它MOSFET的栅极电极，并且此外从至少两个多晶硅薄膜层的堆叠配置控制栅极电极和其它MOSFET的栅极电极，来制造根据一个实施例的半导体器件。

通过从至少两个多晶硅薄膜层的堆叠配置非易失性存储器的控制栅极电极来制造根据另一实施例的半导体器件。使下层的多晶硅薄膜的厚度小于上层的多晶硅薄膜的厚度。

通过从至少两个多晶硅薄膜层的堆叠配置MOSFET的栅极电极来制造根据又一实施例的半导体器件。使下层的多晶硅薄膜的厚度小于上层的多晶硅薄膜的厚度。

本文所描述的实施例使得有可能提供具有改进的可靠性的半导体器件。

附图说明

图1是示出根据本发明第一实施例的半导体器件的截面图；

图2是示出根据本发明第一实施例的半导体器件的等效电路图；

图3是示出根据本发明第一实施例的半导体器件的等效电路图；

图4是示出根据本发明第一实施例的半导体器件的平面布局；