[发明专利]两端子多通道ESD器件及其方法

说明书

本分案申请是基于申请号为200910173120.0，申请日为2009年9月7日，发明名称为“两端子多通道ESD器件及其方法”的中国专利申请的分案申请。

相关申请的交叉引用

本申请涉及题目为“MULTI-CHANNEL ESD DEVICE AND METHOD THEREFOR”的、具有200810214420.4的申请序列号、具有共同受让人、公共发明人和发明人Salih等人的以前提交的申请，其由此在这里通过引用被并入。

技术领域

本发明大体涉及电子学，尤其是涉及形成半导体器件的方法及结构。

背景技术

过去，半导体工业利用各种方法和结构来构造静电放电（ESD）保护器件。根据一个国际规范—通常称为IEC61000-4-2(级2)的国际电工委员会（IEC）规范，希望ESD器件大约在1纳秒内对高输入电压和电流做出响应（IEC的地址在瑞士的3,rue de Varembé,1211Genève20）。

一些现有的ESD器件使用齐纳二极管和P-N结二极管来试图提供ESD保护。通常，现有的ESD器件必须使低电容与具有尖锐的击穿电压特性折衷。需要尖锐的击穿电压特性为ESD器件提供低箝位电压。在大多数情况下，器件结构具有通常大于约1到6皮法拉的高电容。高电容限制了ESD器件的响应时间。一些现有的ESD器件工作在穿通模式中，穿通模式要求器件有通常小于约2微米厚的非常薄和精确受控的外延层，并要求在外延层中的低掺杂。这些结构通常使精确地控制ESD器件的箝位电压很难，特别是很难控制低箝位电压，例如小于约10伏（10V）的电压。在1999年3月9日发布给Bin Yu等人的美国专利号5,880,511种公开了这样的ESD器件的一个例子。另一ESD器件利用垂直MOS晶体管的体区来在与下面外延层的界面处形成齐纳二极管。用于ESD器件的掺杂分布和深度导致高电容和慢响应时间。此外，很难控制在薄层中的轻掺杂水平，这使控制ESD器件的击穿电压很难。在2007年3月29日出版的发明人MadhurBobde的美国专利申请号2007/0073807中公开了这样的ESD器件的例子。

常常希望构造具有两个端子的ESD器件，以便ESD器件可组装在两端子半导体封装中。

因此，期望有一种静电放电（ESD）器件，其具有两个端子，有低电容，有快的响应时间，对正和负ESD事件起反应，具有良好控制的箝位电压，在制造中容易控制，并具有可在从低电压到高电压的范围内控制的箝位电压。

附图说明

图1简要示出根据本发明的静电放电（ESD）保护器件的电路表示的一部分的实施方式；

图2示出根据本发明的图1的ESD器件的实施方式的横截面部分；

图3到图5示出在形成根据本发明的图1的ESD器件的优选方法中的一些步骤的不同的顺序的阶段；

图6是根据本发明的图1到图5的ESD器件的实施方式的一部分的放大平面图；

图7是示出根据本发明的图1到图6的ESD器件的V-I特性的曲线；

图8是示出根据本发明的图1到图7的ESD器件的一些载流子浓度的曲线；

图9是示出根据本发明的图1到图8的ESD器件的可选实施方式的V-I特性的曲线；

图10简要示出又一静电放电（ESD）保护器件的电路表示的一部分的实施方式，其为根据本发明的图1到图8的ESD器件的可选实施方式；

图11是示出根据本发明的图10的ESD器件的V-I特性的曲线；

图12简要示出根据本发明的另一静电放电（ESD）保护器件的电路表示的一部分的实施方式；以及

图13示出根据本发明的图12的ESD器件的实施方式的横截面部分。