[发明专利]占空比调节电路

权利要求书

1.一种占空比调节电路，其特征在于含有：

一个50%占空比时钟产生电路，产生占空比精确等于50%的输出时钟；

第一压控延迟线单元，用于得到输出时钟下降沿信息；

第二压控延迟线单元，用于得到输入时钟经过延迟后的上升沿信息；

一个时钟边沿比较电路，用于比较输入时钟经过第一压控延迟线单元和第二压控延迟线单元后，得到时钟的边沿信息和输入时钟的边沿信息；

其中，所述50%占空比时钟产生电路的输入端V_{CLK_UP}与所述时钟边沿比较电路的输入端V_CK1相连，同时与输入时钟信号V_{CLK_IN}相接，所述50%占空比时钟产生电路的另一输入端V_{CLK_DOWN}与所述第一压控延迟线单元的输出信号端V_{delay1_out}相连，同时与第二压控延迟线单元的输入信号端V_{delay2_in}相连，所述50%占空比时钟产生电路的输出端V_{CLK_ADJ}与所述第一压控延迟线单元的输入信号端V_{delay1_in}相连，并作为整个占空比调节电路的输出端口V_{CLK_OUT}，所述第一压控延迟线单元的压控电压输入端V_{delay1_ctrl}与所述第二压控延迟线单元的压控电压输入端V_{delay2_ctrl}相连，同时与所述时钟边沿比较电路的输出端V_CTRL相连，所述第二压控延迟线单元的输出信号端V_{delay2_out}与所述时钟边沿比较电路的输入端V_CK2相连。

2.根据权利要求1所述的占空比调节电路，其特征在于所述50%占空比时钟产生电路包含NMOS管N1和PMOS管P1，其中，N1的栅极作为50%占空比时钟产生电路的输入端V_{CLK_UP}，N1的漏极与P1的漏极相连，并作为50%占空比时钟产生电路的输出端V_{CLK_ADJ}，N1的源极接地，P1的栅极作为50%占空比时钟产生电路的另一个输入端V_{CLK_DOWN}，P1的源极连接电源电压V_DD。

3.根据权利要求1所述的占空比调节电路，其特征在于所述第一压控延迟线单元与所述第二压控延迟线单元的结构完全相同，均由n个相同的压控延迟单元串联组成，每个压控延迟单元均包含NMOS管N11、NMOS管N12和PMOS管P11，其中，N11的栅极接P11的栅极，作为每个压控延迟单元的输入信号端口，N11的漏极接P11的漏极，作为每个压控延迟单元单元的输出信号端口，N11的源极接N12的漏极，P11的源极接电源电压V_DD，N12的栅极作为每个压控延迟单元的压控电压输入端口，N12的源极接地。

4.根据权利要求1所述的占空比调节电路，其特征在于所述时钟边沿比较电路包含第一边沿提取电路、第二边沿提取电路、一个触发器和一个电荷泵；

所述第一边沿提取电路包含一个延迟单元BUF1、一个反向器INV1、一个与非门NAND1，其中，BUF1的输入端作为所述时钟边沿比较电路的输入端口V_CK1，同时与NAND1的一个输入端相连，BUF1的输出端连接INV1输入端，INV1的输出端与NAND1的另一个输入端相连，NAND1的输出端与所述触发器的D输入端相连；

所述第二边沿提取电路包含一个反向器INV2、一个延迟单元BUF2、一个反向器INV3、一个与非门NAND2，其中，INV2的输入端作为时钟边沿比较电路的输入端口V_CK2，输出端同时与延迟单元BUF2的输入端和NAND2的一个输入端相连，BUF2的输出端连接INV3的输入端，INV3的输出端连接与NAND2的另一个输入端，NAND2的输出端与所述触发器的CLK输入端相连；

所述电荷泵包含PMOS电流源I1、NMOS电流源I2、PMOS开关S1、NMOS开关S2、电容C1，其中，I1的栅极连接偏压V₁，I1的源极连接电源电压V_DD，I1的漏极连接S1的漏极，S1的栅极连接触发器的Q输出端，S1的源极连接S2的源极作为时钟边沿比较电路的输出端口V_CTRL，S2的栅极连接所述触发器的QN输出端，S2的漏极连接I2的漏极，I2的栅极连接偏压V₂，I2的源极接地，C1的一端连接输出端V_CTRL，C1的另一端接地。