[发明专利]具有一个或多个半导体柱形件的半导体布置

说明书

技术领域

本发明总体涉及半导体领域，更具体地，涉及半导体布置。

背景技术

在垂直晶体管中，在衬底上方形成垂直柱形件。形成栅电极以环绕垂直柱形件，同时垂直柱形件中被环绕的部分形成垂直晶体管的沟道。垂直柱形件可以是由半导体材料形成的垂直纳米线。

发明内容

提供本发明概要，从而以简要的形式介绍在下文中进一步详加描述的概念集合。本概要不是对所要求保护的主题的广泛性概述，其没有确定所要求保护的主题的关键因素或基本特征，也不用于限制所要求的主题的范围。

本文提供了用于形成半导体布置的一种或多种技术以及所形成的结构。

以下说明和附图阐述某些说明性的方面和实施方式。这些仅说明了用来实现一个或多个方面的多种方式中的几种方式。当结合附图考虑时，本发明的其他方面、优势和/或新型特征将根据以下详细说明而变得显而易见。

根据本发明的一个方面，提供了一种半导体布置，包括：衬底区；第一半导体柱形件，从衬底区凸起；以及第二半导体柱形件，从衬底区凸起，第二半导体柱形件与第一半导体柱形件分离第一距离，第一距离介于约10nm至约30nm之间。

优选地，第一半导体柱形件的截面基本上为圆形。

优选地，第二半导体柱形件沿着第一轴与第一半导体柱形件分离第一距离。

优选地，该半导体布置包括从衬底区凸起的第四半导体柱形件，第四半导体柱形件与第一半导体柱形件分离第一距离。

优选地，第四半导体柱形件沿着第一轴与第一半导体柱形件分离第一距离。

优选地，该半导体布置包括从衬底区凸起的第五半导体柱形件，第五半导体柱形件沿着基本垂直于第一轴的第二轴，与第一半导体柱形件分离第二距离。

优选地，沿着第一半导体柱形件的第一位置处的第一截面尺寸小于沿着第一半导体柱形件的第二位置处的第二截面尺寸。

优选地，第一半导体柱形件包括硅和多晶硅中的至少一种。

优选地，该半导体布置包括围绕第一半导体柱形件的至少一部分的栅电极。

根据本发明的另一方面，提供了一种半导体布置，包括：衬底区；第一半导体柱形件，从衬底区凸起；第二半导体柱形件，从衬底区凸起，第二半导体柱形件沿着第一轴与第一半导体柱形件分离第一距离，第一距离介于约10nm至约30nm之间；以及第三半导体柱形件，从衬底区凸起，第三半导体柱形件沿着基本垂直于第一轴的第二轴与第一半导体柱形件分离第二距离，第二距离介于约10nm至约30nm之间。

优选地，第一半导体柱形件的截面基本上为圆形。

优选地，该半导体布置包括从衬底区凸起的第四半导体柱形件，第四半导体柱形件与第一半导体柱形件分离第一距离。

优选地，第四半导体柱形件沿着第一轴与第一半导体柱形件分离第一距离。

优选地，该半导体布置包括从衬底区凸起的第五半导体柱形件，第五半导体柱形件沿着第二轴与第一半导体柱形件分离第二距离。

根据本发明的又一方面，提供了一种形成半导体布置的方法，包括：在衬底区上方形成第一掩模区；在第一掩模区上方形成第二掩模区；图案化第一掩模区和第二掩模区；以及由位于在第一掩模区下方的衬底区形成第一半导体柱形件和第二半导体柱形件，第二半导体柱形件与第一半导体柱形件分离第一距离，第一距离介于约10nm至约30nm之间。

优选地，第一掩模区包括第一掩模部分和第二掩模部分，第二掩模区包括第三掩模部分和第四掩模部分，图案化包括：去除第四掩模部分以及位于第四掩模部分下方的第二掩模部分的第四区；以及去除第三掩模部分和第一掩模部分。

优选地，在第三掩模部分下方的第二掩模部分的第二区下方，形成第一半导体柱形件和第二半导体柱形件。

优选地，第一掩模区包括第一掩模部分和第二掩模部分，第二掩模区包括第三掩模部分和第四掩模部分，图案化包括：去除第三掩模部分以及位于第三掩模部分下方的第一掩模部分的第一区；以及去除第四掩模部分和第二掩模部分。

优选地，在第四掩模部分下方的第一掩模部分的第三区下方，形成第一半导体柱形件和第二半导体柱形件。

优选地，该方法包括：由位于第一掩模区下方的衬底区形成第三半导体柱形件，第三半导体柱形件与第一半导体柱形件分离第二距离，第二距离介于约10nm至约30nm之间。

附图说明