[发明专利]芯片与静电放电保护组件及其制造方法

说明书

技术领域

本发明是关于一种静电放电保护装置，特别是有关于一种芯片与静电放电保护组件及其制造方法。

背景技术

一般而言，静电放电的电压(或电流)较正常操作所需的电源电压(或电流)大出许多。于实际使用环境中，各种来源的静电放电可能会冲击电子产品。当静电放电发生时，此突如其来的静电放电电流很可能会在瞬间将组件烧毁。换句话说，当半导体器件接触带电人体或带电装置时，人体或装置中所带的静电经由输入／输出衬垫穿过外部插脚放电至半导体器件的内部电路中，使得具有大能量的瞬时电流流动至内部电路中，因而对半导体器件造成严重损害。此外，当带电半导体器件接触装置时，半导体器件的内部电路中所带的静电可经由装置放电至外部。此情形亦可能导致流动至内部电路中的瞬时电流，其对半导体器件造成损害。因此，在多数半导体集成电路中，ESD保护电路提供于半导体器件的输入／输出衬垫与内部电路之间，以防止ESD所造成的损害。

为克服上述问题，一般须在电路中安排一些静电放电保护电路，以有效隔离静电放电电流而避免组件损毁。其中，硅控整流器(silicon-controlled rectifier，SCR)保护电路为一种常用的静电放电保护电路。然而，目前硅控整流器保护电路在使用上会产生所谓的闩锁(1atch-up)现象。因此，如何解决硅控整流器的闩锁现象为目前急需解决的问题。

发明内容

本发明的目的在于提供芯片与静电放电保护组件及其制造方法，以防止静电放电的冲击，保护内部电路。

本发明实施例提供一种静电放电保护组件，静电放电保护组件包括N型阱、P型掺杂区、第一N型掺杂区、多个N型子掺杂区、第一N+型掺杂区、第一P+型掺杂区、第二N+型掺杂区与第二P+型掺杂区。P型掺杂区配置于N型阱中。第一N型掺杂区配置于P型掺杂区中。多个N型子掺杂区并列配置于P型掺杂区中，所述N型子掺杂区与第一N型掺杂区不接触，并且N型子掺杂区电性连接第一电源轨线。第一N+型掺杂区配置于第一N型掺杂区中。第一P+型掺杂区配置于第一N型掺杂区中，所述第一P+型掺杂区邻接于第一N+型掺杂区，其中第一N+型掺杂区与第一P+型掺杂区用以电性连接焊垫。第二N+型掺杂区配置于P型掺杂区中。第二P+型掺杂区配置于P型掺杂区中，第二P+型掺杂区邻接于第二N+型掺杂区，其中第二P+型掺杂区与第二N+型掺杂区电性连接第二电源轨线。N型子掺杂区配置在第一N型掺杂区与第二N+型掺杂区之间。

在本发明其中一个实施例中，静电放电保护组件为硅控整流器，并且N型阱位于基底中。

在本发明其中一个实施例中，当第一电源轨线电性连接系统电压且第二电源轨线电性连接接地电压时，N型子掺杂区与P型掺杂区之间产生空乏区，以阻断第一N+型掺杂区与第二N+型掺杂区之间的通道电流。

在本发明其中一个实施例中，当第一电源轨线电性连接系统电压且第二电源轨线电性连接接地电压时，静电放电保护组件的保持电压与触发电压皆上升，并且保持电压大于系统电压。

在本发明其中一个实施例中，P型掺杂区为P型渐进区。

在本发明其中一个实施例中，第一N型掺杂区为N型渐进区，并且N型子掺杂区为渐进区。

本发明实施例另提供一种静电放电保护组件的制造方法，静电放电保护组件的制造方法包括：提供基底；于基底中形成N型阱；于N型阱中形成P型掺杂区；于P型掺杂区中形成第一N型掺杂区；于P型掺杂区中形成并列的多个N型子掺杂区，并且N型子掺杂区与第一N型掺杂区不接触，并且N型子掺杂区电性连接第一电源轨线；于第一N型掺杂区中形成第一N+型掺杂区；于第一N型掺杂区中形成第一P+型掺杂区，其中第一N+型掺杂区与第一P+型掺杂区用以电性连接焊垫；于P型掺杂区中形成第二N+型掺杂区；于P型掺杂区中形成第二P+型掺杂区，其中第二P+型掺杂区与第二N+型掺杂区电性连接第二电源轨线。