[发明专利]可实现50%工作周期的整数除频器及可编程整数除频器

说明书

技术领域

本发明是关于整数除频器及可编程整数除频器，尤其是关于可实现50%工作周期的整数除频器及可编程整数除频器。

背景技术

一般电子电路需要依据一参考频率以让个别组件进行运作或让不同组件同步运作。该参考频率通常由一频率合成器（Frequency Synthesizer）依据一来源频率而产生。一般频率合成器的组成包含一单模数或多模数的整数除频器（Integer Frequency Divider），该整数除频器可依据一高频的输入频率产生一低频的输出频率，以提供整数除频或分数除频的效果，进而供后续利用，其中分数除频可经由一三角积分器控制一多除数的整数除频器来实现。

前述整数除频器的实施可利用一或多个串联的闩锁器，藉此产生频率为一输入频率的频率的(1/K)倍的一输出频率，其中K是指该整数除频器的除频数。而为了确保输出频率能提供足够且均等的高准位与低准位的维持时间以供利用，输出频率的工作周期理想上应为50%，然而，当K非为2或2的倍数时（例如K等于3时），该整数除频器需要额外的控制/修整（Trimming）电路或该些闩锁器需要额外的控制信号θ方能产生工作周期为50%的输出频率，此额外的控制/修整电路或控制信号θ会消耗较多的成本、限制整体电路的运作速度及/或增加控制的复杂度。除此的外，一般适用于除频数为偶数的闩锁器并不适用于除频数为奇数的闩锁器的操作，因此一般利用闩锁器来实现的可编程整数除频器无法同时支持奇数与偶数除频操作，实施上受到了相当限制。有关本领域的先前技术可参考公开号为200816639的中国台湾专利；专利号为6,123,796的美国专利；以及下列的期刊：Rahul Magoon et al.,“A Single-Chip Quad-Band(950/1000/1900/11000MHz)Direct Conversion GSM/GPRS RF Transceiver with Integrated VCOs and Fractional-N Synthesizer,”in IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL.37,NO.12,DECEMBER2002；Sheng-Che Tseng et al.,“True50%Duty-Cycle SSH and SHH SiGe BiCMOS Divide-by-3Prescalers,”in IEICE TRANS.ELECTRON.,VOL.E-89-C,NO.6,JUNE2006。

发明内容

鉴于先前技术的不足，本发明的一目的在于提供一种可实现50%工作周期的整数除频器及可编程整数除频器，以解决先前技术的问题。

本发明揭露了一种可实现50%工作周期的整数除频器。依据本发明的一实施例，该整数除频器包含：一频率输入端，用来提供一频率；以及N个闩锁器，其中N为大于等于2的正整数，该些闩锁器依据一连接顺序串联在一起。每该闩锁器包含：一信号输入级，用来接收一输入信号；一频率接收级，当该闩锁器对应该连接顺序的奇数时，该闩锁器的该频率接收级将该频率当作一输入频率并将该频率的一反相频率当作该输入频率的反相信号，而当该闩锁器对应该连接顺序的偶数时，该闩锁器的该频率接收级将该反相频率当作该输入频率并将该频率当作该输入频率的反相信号；以及一信号输出级，用来依据该输入信号与该频率输出一输出信号。

有关本发明的特征、实作与功效，兹配合图式作较佳实施例详细说明如下。

附图说明

图1a为本发明的整数除频器的一实施例的示意图；

图1b为图1a的整数除频器的一实施范例的示意图；

图1c为图1b的信号波形图；

图2为图1a的闩锁器的架构的一实施例的示意图；

图3为基于图2的架构的闩锁器的一实施方面的示意图；

图4a为基于图2的架构的闩锁器的另一实施方面的示意图；

图4b为图4a的等效电路图；

图5a为基于图2的架构的闩锁器的又一实施方面的示意图；

图5b为图5a的等效电路图；

图6为本发明的可编程整数除频器的一实施例的示意图；

图7为图6的闩锁器的架构的一实施例的示意图；

图8为基于图7的架构的闩锁器的一实施方面的示意图；

图9a为基于图7的架构的闩锁器的另一实施方面的示意图；

图9b为图9a的等效电路图；及