[发明专利]基于PCIE协议的CPU访问本地总线的装置及方法

说明书

技术领域

本发明涉及IPRAN领域，特别是涉及一种基于PCIE协议的CPU访问本地总线的装置及方法。

背景技术

随着基于IP（Internet Protocol，网际协议）的传送网络不断发展，在IPRAN（IP Radio Access Network Carrier，IP化无线回传承载网）设备中主卡CPU（Central Processing Unit，中央处理器）需要与众多核心芯片以及子卡进行数据交换，从设备树的维护、接口简化以及数据传输效率等方面考虑，传统的localbus（本地总线）已经难以胜任此项工作。PCIE（Pedpherd Component Interconnect Express，快速组件互连标准）作为一种成熟且应用广泛的局部总线技术，由于其设备树易于维护、接口简单、数据传输速率高等优点，特别适用于CPU与外设的数据交换。

在光网络的各种设备中，CPU对于本地总线的读写访问是不可缺少的功能。CPU需要向本地部件（FPGA设计单元或本地芯片）的配置寄存器写值，从而使本地部件在预定的工作模式下工作，CPU还需要读取本地部件的状态寄存器、数据缓存实现监控功能以及提取协议算法所需的数据。

以往的FPGA（Field Programmable Gate Array，现场可编程门阵列）设计为CPU提供的读写接口一般为本地总线接口，本地总线接口由片选信号（cs）、读写信号（rw）、32位地址信号（addr）、8/16/32位双向数据信号（data）组成，该接口的优点是时序简单，使用方便，但是本地总线的缺点也十分明显：

（1）读写效率低：CPU的每次读写操作只能传输一个寄存器数据。

（2）设备树维护困难且扩展性差：对于不同的外设，CPU通过不同的片选信号进行区分，即CPU需要访问多少个外设，就应该提供多少根片选信号。

（3）传输速率低，硬件实现代价大：本地总线为并行总线，并行总线的串扰问题使其可靠工作频率仅为几十兆赫兹，同时并行总线的PCB走线也十分复杂。

PCIE是一种由intel提出的高速串行接口协议，其特点是高速串行点对点传输，拥有很高的带宽。PCIE总线所连接的两端设备独享通道带宽，是目前局部总线的主流趋势。相比于传统本地总线，将CPU的读写接口升级为PCIE接口的优势十分明显：

（1）读写效率高：每个PCIE读写报文传输的数据上限最少为128字节，同时可以通过DMA（Direct Memory Access，直接内存存取）方式提升CPU的工作效率。

（2）设备维护简单：PCIE器件的基地址由系统软件动态分配，PCIE总线域通过PCIE基地址区分不同的PCIE器件，并且支持PCIE器件的热插拔。

（3）传输速率高，硬件连线简单：硬件连线只需要双向数据和参考时钟几对差分线即可，PCIE接口是高速串行接口，单个通路的最低速率为2.5Gbps。

但是，要实现IPRAN设备中FPGA设计的CPU接口由本地总线接口升级为PCIE接口，即实现PCIE接口的存储器读写报文与本地总线操作的转换，目前还存在以下技术问题亟待解决：

（1）对外需要提供标准的PCIE接口，要求能够处理PCIE报文，作为一个EP（Endpoint，PCIE从端设备）与CPU通信。

（2）对内需要提供灵活可配的本地总线接口，如支持从端回复模式、操作周期可调等特性，实现与以往针对本地总线接口开发的FPGA设计的兼容。

（3）需要定义PCIE接口和本地总线接口的数据结构对应关系。

发明内容

本发明的目的是为了克服上述背景技术的不足，提供一种基于PCIE协议的CPU访问本地总线的装置及方法，能够在消耗最少逻辑资源的前提下获得最高的可靠性和性能，有效简化PCIE接口传输层设计的复杂程度，显著提高系统的读写效率，实时提供不同的本地总线时序。

本发明提供一种基于PCIE协议的CPU访问本地总线的装置，包括PCIE接口模块、数据转换模块和本地总线接口模块，其中：

所述PCIE接口模块，用于：实现PCIE底层协议，使本装置在PCIE体系下作为一个PCIE从端设备工作；

所述数据转换模块，用于：实现PCIE读写报文所携带的数据格式与本地总线数据格式的转换；

所述本地总线接口模块，用于：模拟传统本地总线时序，实现对FPGA本地寄存器或者经由FPGA桥接的外部芯片的读写访问。