[发明专利]一种数据高速传输方法

说明书

技术领域

本发明涉及通信领域一种数据高速传输方法。

背景技术

在通信领域，高速处理器、多媒体等技术的发展，通信要求的不断提高，对信号的带宽要求越来越大，对数据的实时性要求也越来越高，因而对数据传输速率的要求也逐步提高。同时随着处理器向多核结构发展，多核处理器外部的高速传输通信也成为处理器进一步发展需要解决的问题。

目前的很多研究都着重于多处理器之间的接口研究，如采用PCI前端总线、LVDS接口标准、VME总线等等。这些方法在提高通信速度方面提高了通信速度，但均需要特别的硬件支持。而不采用特殊总线的现有技术一般为单通道传输，无法满足信号带宽和信号通道数大幅度增加以及大数据量的传输问题，为提高数据通信率，本发明与现有技术相比可实现多通道高速数据传输，且不限定各个通道的物理走线长度，同时不需要特殊的硬件支持，并可以根据带宽动态调整和扩充。

发明内容

本发明的目的在于，提供一种数据高速传输方法，以提高数据传输速率。

本发明的技术方案是这样实现的:

一种数据高速传输方法，实现步骤为:

(1)在发送端对高速数据进行拆分、编码、并串转换后传输给多路串行通道;

(2)在接收端对多路串行通道的数据进行串并转换、解码、缓冲/同步以及数据合并，然后还原发送的高速数据。

步骤(1)中的拆分处理流程进行等速拆分，且发送高速数据的长度需为串行通道的整数倍。编码处理流程为8B/10B编码。

步骤(2)中解码处理流程为8B/10B解码。缓冲/同步处理流程采用和串行通道数相同的双时钟FIFO作为缓冲/同步设备;双时钟FIFO写入端的数据来自各个串行通道的解码数据，写入端的时钟为串并转换从串行通道恢复出来的时钟WR_Clk，其频率相同;双时钟FIFO的读出端采用相同的读时钟RD_Clk，其频率与写入时钟频率一致;读使能RD_Ena信号是所有双时钟FIFO空状态的或非门输出，，当所有FIFO均为非空时，读使能有效，从双时钟FIFO读取数据，当FIFO为空时，读使能无效，停止FIFO读取操作，这样读取的数据就为发送端的数据;FIFO深度需大于各通道传输信息延迟差，以保证数据传输的同步并且两次数据发送间隔需大于各通道传输信息延迟差。从各个双时钟读取的数据经过合并就可以还原出发送的数据。

附图说明

图1是发送端数据处理流程图;

图2是接收端数据处理流程图;

图3是图2接收端数据处理流程中数据缓冲同步过程图。

具体实施方式

本发明的一个优选实施例结合附图说明如下:

本实施例实现了数据发送端和接收端之间的多通道数据高速传输。

图1是发送端数据处理流程图。由图1可见，发送端需要对高速数据进行一系列处理，依次为拆分、编码、并串转换，然后把处理后的数据传输给多路串行通道。其中拆分处理流程进行的是等速拆分，把数据分成若干个传输速率相同的传输通道，并且发送的高速数据的长度需为传输通道的整数倍。编码流程进行的是8B/10B编码，实现差分信号时钟提取及数据传输纠错。

图2是接收端数据处理流程图。由图2可见，在接收端对多路串行通道的数据进行一系列处理，依次为串并转换、解码、缓冲/同步以及数据合并，然后还原发送的高速数据。其中解码处理流程为8B/10B解码。

图3是图2接收端数据处理流程中数据缓冲同步过程图。缓冲/同步处理流程采用和串行通道数相同的双时钟FIFO作为缓冲/同步设备;双时钟FIFO写入端的数据来自各个串行通道的解码数据，写入端的时钟为串并转换从串行通道恢复出来的时钟WR_Clk1、WR_Clk2……WR_ClkN，各个写时钟的频率一致。双时钟FIFO的读出端采用相同的读时钟RD_Clk，其频率与写入时钟频率一致。判断各个FIFO是否为空的信号Emp1、Emp2、......、EmpN可以从FIFO直接获得，如图3所示，这些信号通过或非门后获得读使能RD_Ena信号。当所有FIFO均为非空时，读使能有效，从双时钟FIFO读取数据;当任何一个FIFO为空时，读使能无效，停止FIFO读取操作。在实际传输中存在多路串行传输通道传输距离有差别的情况，上述方法即使此情况下也能实现传输的同步，但是FIFO深度需大于各通道传输信息延迟差，同时两次数据发送间隔也需大于各通道传输信息延迟差。经过上述过程处理的数据经过数据合并即可在接收端还原出发送端的数据。

以上所述为本发明的较佳实施方式，并不用于限制本实施例，凡在本发明精神和原则之内所做的任何修改、等同替换和改进等，均含于本发明的保护范围之内。