[发明专利]在统一L2高速缓存中高速缓存经适应性定制大小的高速缓存像素块

说明书

相关申请的交叉引用

本申请要求于2012年10月26日所提交的序列号为61/719,271的、标题为“An approach for Tiled Caching”的美国临时专利申请的优先权，本文通过援引的方式对该相关申请的主题加以合并。

本发明的实施例总地涉及图形处理，并且，更具体地，涉及采用表面压缩在统一L2高速缓存（cache）中高速缓存经适应性定制大小的高速缓存像素块。

一些用于渲染图形图像的图形子系统实现拼接架构（tilingarchitecture），在该情况下诸如帧缓冲区的一个或多个渲染目标被分成称为像素块（tile）的屏幕空间分区。在这类拼接架构中，图形子系统重新布置工作使得与任何特定像素块相关联的工作留在片上高速缓存中的时间比采用未以该方式重新布置工作的架构的更长。该重新布置与非拼接架构相比有助于改进存储器带宽。

典型地，随着图像的渲染的进展，渲染目标集随时间改变。例如，第一遍可使用渲染目标的第一配置来部分地渲染图像。第二遍可使用渲染目标的第二配置来进一步渲染图像。第三遍可使用第三渲染目标集来完成图像的最终渲染。在渲染过程期间，计算机图形子系统可使用多达五十个或更多个不同渲染目标配置来渲染最终图像。每个不同渲染目标配置会消耗不同量的存储器。为了增加工作留在片上高速缓存中的可能性，像素块典型地被定制大小以容纳在图像渲染期间所使用的渲染目标的最复杂的配置。结果，像素块被定制大小以容纳在最终图像的渲染期间所使用的各种渲染目标配置的全部—从最复杂的到最不复杂的渲染目标配置。

上文的方法的一个缺点是像素块被无效率地定制大小用于较不复杂的渲染目标配置。此外，较不复杂的渲染目标配置不需要较复杂的渲染目标配置所需的较小的像素块大小以使工作在渲染过程期间保持驻留在高速缓存中。与采用较大的像素块大小需要较少的像素块以覆盖完整的屏幕空间相比，采用较小的像素块大小需要较多像素块以覆盖相同屏幕空间。较小的像素块大小导致计算开销增加，因为计算要求随像素块数目的增加而增加。结果，针对较不复杂的渲染目标配置浪费了计算能力。

如前述内容示出的，本领域所需要的是用于更高效地在采用拼接架构的图形子系统中利用高速缓存存储器的技术。

发明内容

本发明的一个实施例阐述用于在图形系统中适应性定制高速缓存像素块大小的方法。方法包括将与第一高速缓存像素块相关联的高速缓存像素块大小设置为第一大小。方法进一步包括检测从包括第一渲染目标集的第一渲染目标配置到包括第二渲染目标集的第二渲染目标配置的改变。方法进一步包括基于第二渲染目标配置将高速缓存像素块大小设置为第二大小。

其他实施例包括但不限于计算机可读介质，其包括指令，该指令使处理单元能够实现所公开的方法的一个或多个方面。其他实施例包括但不限于包括配置为实现所公开的方法的一个或多个方面的处理单元的子系统以及配置为实现所公开的方法的一个或多个方面的系统。

所公开的方法的一个优点是高速缓存像素块大小基于渲染目标配置和高速缓存配置而被适应性定制大小。选择较小的高速缓存像素块大小用于较复杂的渲染目标配置，而选择较大的高速缓存像素块大小用于较不复杂的渲染目标配置。通过基于渲染目标配置来适应性定制高速缓存像素块大小，需要较少计算能力来处理高速缓存像素块，这导致更高效的处理器利用率和降低的能力要求。

附图说明

因此，可以详细地理解本发明的上述特征，并且可以参考实施例得到对如上面所简要概括的本发明的更具体的描述，其中一些实施例在附图中示出。然而，应当注意的是，附图仅示出了本发明的典型实施例，因此不 应被认为是对其范围的限制，本发明可以具有其他等效的实施例。

图1是示出了配置为实现本发明的一个或多个方面的计算机系统的框图；

图2是根据本发明的一个实施例的、包括在图1的并行处理子系统中的并行处理单元的框图；

图3A是根据本发明的一个实施例的、包括在图2的并行处理单元中的通用处理集群的框图；

图3B是根据本发明的一个实施例的、可实现在图2的并行处理单元内的图形处理管线的示意图；

图4是根据本发明的一个实施例的、可配置图3B的图形处理管线对其进行生成和处理的高速缓存像素块的示意图；

图5示出根据本发明的一个实施例的、如存储在图2的DRAM中的一个或多个中的渲染目标集；

图6示出根据本发明的一个实施例的、与渲染计算机图形图像相关联的一系列渲染目标配置；以及