[发明专利]同步电路以及包含该同步电路的时钟数据恢复电路

说明书

技术领域

本发明涉及生成与基准时钟信号同步的再生时钟信号的同步电路以及包含该同步电路的时钟数据恢复电路（以下，称为CDR电路）。

背景技术

目前，作为高速串行数据的通信方式，采用在数据信号中重叠时钟信号并传送的嵌入式时钟（embedded clock）方式。

在采用嵌入式时钟方式的通信系统的接收装置中安装有CDR电路，该CDR电路利用接收数据信号中的数据迁移的周期性来从该接收数据信号中获取与数据的迁移点相位同步的再生时钟信号（例如，参照专利文献1的图5）。该CDR电路具备由相位/频率检测器、充电泵、环路滤波器、电压控制振荡器以及分频器构成的PLL（phase locked loop：锁相环）电路（例如，参照专利文献1的图5）。

然而，由于各种原因，有时产生再生时钟信号的频率被锁定为比所希望的频率高的频率的假锁（false lock），此时，产生无法保证正确的数据接收这样的问题。

因此，在上述的CDR电路安装有检测作为同步电路的PLL电路中是否产生假锁的假锁检测电路（例如，专利文献1的图5的附图标记40）。该假锁检测电路基于以上述的再生时钟信号的定时对接收数据信号中所包含的假锁检测用的训练图案（training pattern）进行取样而得到的数据系列的图案，来检测是否产生假锁。并且，在通过上述的假锁检测电路检测出假锁的情况下，通过强制性地降低向PLL电路内的电压控制振荡器供给的电压，来降低被锁定为比所希望的频率高的频率的再生时钟信号的频率。

然而，若PLL电路内的相位/频率检测器因外来噪声等而产生误动作，例如只是将与相位超前（或者延迟）相对应的信号持续地供给至充电泵，则充电泵的输出固定为零电平。因此，之后，在接收到新的数据信号时，PLL电路从充电泵的输出为零电平的状态开始初始同步，所以此时，具有PLL电路等反馈回路的同步电路有可能以与所希望的频率不同的频率而假锁。

专利文献1：日本特开2011－30058号公报

发明内容

本发明的目的在于提供能够不产生假锁而生成与基准时钟信号同步的再生时钟信号的同步电路以及包含该同步电路的时钟数据恢复电路。

本发明的同步电路是生成与基准时钟信号同步的再生时钟信号的同步电路，具有：充电泵，其生成具有与上述基准时钟信号和上述再生时钟信号之间的相位差相对应的电压值的相位控制电压，并将上述相位控制电压发送至第一线路上；相位控制电路，其根据上述相位控制电压来控制上述再生时钟信号的相位；以及假锁避免电路，其在上述相位控制电压低于下限基准电压时开始对上述第一线路的预充电，并直到上述相位控制电压超过上限基准电压为止持续进行对上述第一线路的预充电动作。

另外，本发明的时钟数据恢复电路是包含以下部件的时钟数据恢复电路：时钟生成单元，其生成与输入数据信号中按每个规定周期出现的数据迁移点同步的基准时钟信号；和同步单元，其生成与上述基准时钟信号同步的再生时钟信号，其中，上述同步单元具有：充电泵，其生成具有与上述基准时钟信号和上述再生时钟信号之间的相位差相对应的电压值的相位控制电压，并将上述相位控制电压发送至第一线路上；相位控制电路，其根据上述相位控制电压来控制上述再生时钟信号的相位；以及假锁避免电路，其在上述相位控制电压低于下限基准电压时开始对上述第一线路的预充电，并直到上述相位控制电压超过上限基准电压为止持续进行对上述第一线路的预充电动作。

在本发明中，在利用具备充电泵的同步电路来生成与基准时钟信号同步的时钟信号时，如以下那样进行假锁避免处理。即，在由充电泵发送至第一线路上的相位控制电压低于下限基准电压时开始对第一线路的预充电，并直到该相位控制电压超过上限基准电压为止持续进行对第一线路的预充电动作。

由此，即使充电泵动作例如因外来噪声的影响而成为实际停止的状态，此时，由于对第一线路强制性地预充电，所以也能够使相位控制电压的电压维持在高电压值。

因此，根据本发明，能够避免在同步电路从相位控制电压处于接地电压附近的低电压的状态开始初始同步的情况下产生的假锁。

附图说明

图1是表示包含作为本发明的同步电路的DLL电路3的时钟数据恢复电路100的结构的框图。

图2是表示时钟数据恢复电路100的内部动作的时序图。

图3是表示时钟生成部2的内部结构的一个例子的电路图。

图4是表示可变延迟与非门21、22以及62的内部结构的电路图。