[发明专利]一种基于N型SABL逻辑的双边沿D触发器

权利要求书

1.一种基于N型SABL逻辑的双边沿D触发器，其特征在于包括第一传输门、第二传输门、第三传输门、第四传输门、第五传输门、第六传输门和两个N型SABL逻辑单元，两个N型SABL逻辑单元分别为第一N型SABL逻辑单元和第二N型SABL逻辑单元，第一N型SABL逻辑单元和第二N型SABL逻辑单元分别具有信号输入端、互补信号输入端、信号输出端、互补信号输出端、电源信号输入端、第一时钟信号输入端和第二时钟信号输入端，所述的第一N型SABL逻辑单元的信号输入端和所述的第二N型SABL逻辑单元的信号输入端连接且其连接端为所述的双边沿D触发器的信号输入端，所述的第一N型SABL逻辑单元的互补信号输入端和所述的第二N型SABL逻辑单元的互补信号输入端连接且其连接端为所述的双边沿D触发器的互补信号输入端，所述的第一N型SABL逻辑单元的电源信号输入端和所述的第二N型SABL逻辑单元的电源信号输入端连接且其连接端为所述的双边沿D触发器的电源信号输入端，所述的第一N型SABL逻辑单元的第一时钟信号输入端与所述的第一传输门的漏极连接，所述的第二N型SABL逻辑单元的第一时钟信号输入端与所述的第二传输门的漏极连接，所述的第一传输门的源极和所述的第二传输门的源极连接且其连接端为所述的双边沿D触发器的预充电使能信号输入端，所述的第一N型SABL逻辑单元的信号输出端与所述的第三传输门的源极连接，所述的第二N型SABL逻辑单元的信号输出端与所述的第四传输门的源极连接，所述的第三传输门的漏极和所述的第四传输门的漏极连接且其连接端为所述的双边沿D触发器的互补信号输出端，所述的第一N型SABL逻辑单元的互补信号输出端与所述的第五传输门的源极连接，所述的第二N型SABL逻辑单元的互补信号输出端与所述的第六传输门的源极连接，所述的第五传输门的漏极和所述的第六传输门的漏极连接且其连接端为所述的双边沿D触发器的信号输出端，所述的第一传输门的控制端、所述的第一N型SABL逻辑单元的第二时钟信号输入端、所述的第二传输门的互补控制端和所述的第三传输门的控制端连接且其连接端为所述的双边沿D触发器的时钟信号输入端，所述的第一传输门的互补控制端、所述的第二N型SABL逻辑单元的第二时钟信号输入端、所述的第二传输门的控制端和所述的第六传输门的控制端连接且其连接端为所述的双边沿D触发器的互补时钟信号输入端。

2.根据权利要求1所述的一种基于N型SABL逻辑的双边沿D触发器，其特征在于所述的第一N型SABL逻辑单元包括第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第一PMOS管、第二PMOS管、第三PMOS管和第四PMOS管，所述的第一NMOS管的源极接地，所述的第一NMOS管的漏极、所述的第二NMOS管的源极和所述的第三NMOS管的源极连接，所述的第二NMOS管的漏极和所述的第五NMOS管的源极连接，所述的第三NMOS管的漏极和所述的第四NMOS管的源极连接，所述的第一PMOS管的源极、所述的第二PMOS管的源极、所述的第三PMOS管的源极和所述的第四PMOS管的源极连接且其连接端为所述的第一N型SABL逻辑单元的电源信号输入端，所述的第二PMOS管的栅极、所述的第三PMOS管的漏极、所述的第四PMOS管的漏极、所述的第四NMOS管的栅极和所述的第五NMOS管的漏极连接且其连接端为所述的第一N型SABL逻辑单元的信号输出端，所述的第一PMOS管的漏极、所述的第二PMOS管的漏极、所述的第三PMOS管的栅极、所述的第四NMOS管的漏极和所述的第五NMOS管的栅极连接且其连接端为所述的第一N型SABL逻辑单元的互补信号输出端，所述的第一PMOS管的栅极和所述的第四PMOS管的栅极连接且其连接端为所述的第一N型SABL逻辑单元的第一时钟信号输入端，所述的第一NMOS管的栅极为所述的第一N型SABL逻辑单元的第二时钟信号输入端，所述的第三NMOS管的栅极为所述的第一N型SABL逻辑单元的信号输入端，所述的第二NMOS管的栅极为所述的第一N型SABL逻辑单元的互补信号输入端，所述的第二N型SABL逻辑单元包括第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第五PMOS管、第六PMOS管、第七PMOS管和第八PMOS管，所述的第六NMOS管的源极接地，所述的第六NMOS管的漏极、所述的第七NMOS管的源极和所述的第八NMOS管的源极连接，所述的第七NMOS管的漏极和所述的第十NMOS管的源极连接，所述的第八NMOS管的漏极和所述的第九NMOS管的源极连接，所述的第五PMOS管的源极、所述的第六PMOS管的源极、所述的第七PMOS管的源极和所述的第八PMOS管的源极连接且其连接端为所述的第二N型SABL逻辑单元的电源信号输入端，所述的第六PMOS管的栅极、所述的第七PMOS管的漏极、所述的第八PMOS管的漏极、所述的第九NMOS管的栅极和所述的第十NMOS管的漏极连接且其连接端为所述的第二N型SABL逻辑单元的信号输出端，所述的第五PMOS管的漏极、所述的第六PMOS管的漏极、所述的第七PMOS管的栅极、所述的第九NMOS管的漏极和所述的第十NMOS管的栅极连接且其连接端为所述的第二N型SABL逻辑单元的互补信号输出端，所述的第五PMOS管的栅极和所述的第八PMOS管的栅极连接且其连接端为所述的第二N型SABL逻辑单元的第一时钟信号输入端，所述的第六NMOS管的栅极为所述的第二N型SABL逻辑单元的第二时钟信号输入端，所述的第八NMOS管的栅极为所述的第二N型SABL逻辑单元的信号输入端，所述的第七NMOS管的栅极为所述的第二N型SABL逻辑单元的互补信号输入端。