[发明专利]多芯片叠合封装结构及其制作方法

说明书

技术领域

本发明涉及电子封装领域，具体涉及一种多芯片叠合封装结构及其制作方法。

背景技术

随着电子器件集成化程度不断加深，且电子产品趋于小型化发展，这也就意味着，一定的封装空间内要容纳更多的元器件。这不仅要求单个产品的小型化，也对电子器件的封装技术提出了更高的要求。尤其是对于芯片的封装来说，若将多块芯片放置于同一水平高度进行封装，则占用面积大，导致芯片在一些小型化产品中难以应用。

于是，人们开始采用芯片叠装技术来解决上述问题，即将多块芯片在空间上进行叠合放置，并通过引线与基板进行电气连接。该现有技术虽能部分解决多芯片占用面积大的问题，但封装在一起的多芯片之间往往需要相互连接和协同配合，而现有技术的封装后的多芯片之间没有电气连接，需要通过外部电路的连接才能实现各个芯片之间的连接。故而，现有技术的多芯片叠合封装结构还存在难以实现多层芯片之间电连接的问题。

发明内容

本发明要解决的技术问题是，提供了一种便于多层芯片之间电连接的多芯片叠合封装结构及其制作方法。

本发明的技术解决方案是，提供一种以下结构的多芯片叠合封装结构，包括芯片承载体和多层芯片，每一层芯片至少包括一块芯片；除最上层以外的其他层中的一层或多层芯片上设有导电孔，上下相邻两层芯片的下层芯片背面覆设有图案化导电层，上下相邻两层芯片之间设有导电凸块，下层芯片的导电孔经图案化导电层并通过导电凸块可与上层芯片相导通。

作为优选，所述的芯片承载体为引线框架。

作为优选，所述的图案化导电层为金属导电层。

作为优选，所述的多层芯片至少包括第一层芯片和第二层芯片，所述第一层芯片和第二层芯片均至少包括一块芯片。

作为优选，所述的第一层芯片包括两块或两块以上芯片，第二层芯片包括一块芯片。

作为优选，所述的第二层芯片包括两块或两块以上芯片，第一层芯片包括一块芯片。

作为优选，在下层芯片背面与图案化导电层之间设有绝缘层。

本发明的另一技术解决方案是，提供一种以下结构的多芯片叠合封装结构的制作方法，所述的制作方法基于多层芯片，包括以下步骤：

所述的多层芯片至少包括两层芯片，将最下层芯片的有源面通过导电凸块电连接在芯片承载体上；

在其中上下相邻的两层芯片的下层芯片上制作导电孔，并在上层芯片的背面对导电孔重新布线从而图案化导电层，所述的重新布线是指在上层芯片背面先沉淀一层导电层，然后刻蚀导电层，从而形成图案化导电层；

将上层芯片的有源面通过导电凸块连接到所述下层芯片的图案化导电层上，从而实现上层芯片与下层芯片的电连接；或实现将上层芯片上的电极引出。

作为优选，所述的芯片承载体为引线框架。

在制作导电孔之前，在下层芯片背面覆设一层绝缘层。

采用本发明的结构和方法，与现有技术相比，具有以下优点：由于多层芯片叠合封装，并在芯片上设有导电孔，通过导电孔和导电凸块实现多层芯片叠合后的电气连接，不仅节省了芯片空间，同时无需引线就可实现不同层芯片的电连接，下层芯片的导电孔经图案化导电层重新布线与上层芯片电连接，提高了电连接的灵活性，扩大了本发明的适用范围。

附图说明

图1为本发明多芯片叠合封装结构的结构示意图（实施例1）；

图2为本发明多芯片叠合封装结构的结构示意图（实施例2）；

图3为本发明多芯片叠合封装结构的结构示意图（实施例3）；

图4为本发明多芯片叠合封装结构的结构示意图（实施例4）；

图中所示:1.第一层芯片；2.第二层芯片；3.芯片承载体；4.导电孔；5.图案化导电层；6.导电凸块；7.绝缘层；8.第三层芯片。

具体实施方式

下面将结合附图以及具体实施例来进一步详细说明本发明。

本发明的多芯片叠合封装结构，包括芯片承载体和多层芯片，每一层芯片至少包括一块芯片；除最上层以外的其他层中的一层或多层芯片上设有导电孔，上下相邻两层芯片的下层芯片背面覆设有图案化导电层，上下相邻两层芯片之间设有导电凸块，下层芯片的导电孔经图案化导电层并通过导电凸块可与上层芯片相导通；所述的芯片背面是指相对有源面来说的，本实施例中，有源面位于芯片的下表面，背面则指的是芯片的上表面。

实施例1：