[发明专利]TTL信号频率跳变监测系统和方法

说明书

技术领域

本发明涉及信号检测技术领域,具体涉及TTL信号频率跳变监测系统和方法。 

背景技术

随着现代通信、雷达和电子对抗技术的飞速发展，在各种复杂电磁环境下，计数式分频器的计数值可能会存在跳变，因此需要测试器件在复杂电磁环境下跳变的次数总和，计算器件在复杂电磁环境下的可靠性。传统的测试方法一是使用频谱分析仪进行监测，监测到频谱发生变化，即表征分频器的计数值在电磁环境下存在一次跳变。在测试时需要昂贵的仪器和控制软件进行计数；二是使用频率计进行测试，测试时需要累积一段时间的脉冲个数，达不到实时监测的目的。 

发明内容

本发明所要解决的问题在于提供TTL信号频率跳变监测系统和方法。 

为了解决上述技术问题，本发明的第一个技术方案是，TTL信号频率跳变监测方法，其特征在于：包括如下步骤： 

第一步：对基准时钟进行倍频处理，得到时钟一； 

第二步：将待监测时钟进行分频处理，得到时钟二；用时钟一控制触发器对时钟二分别延时N ns、2N ns，得到时钟三、四； 

第三步：将时钟三与时钟四异或处理得到时钟五； 

第四步：使用计数器对时钟一进行计数；当时钟五为高电平时，计数器清零；当时钟五为低电平时，计数器开始计数；当时钟五的上升沿到来时，锁存计数值； 

第五步：将锁存的计数值用时钟五进行延时一个周期，得到数值二； 

第六步：在时钟五的每个上升沿将锁存的计数值与数值二比较，即可得到 时钟五的当前周期与上一周期的频率差值，如果该差值大于等于给定值，就进行次数加1，表征该信号存在跳变1次。 

本发明的第二个技术方案是，TTL信号频率跳变监测系统，包括基准时钟发生器、PC机、FPGA；在FPGA中嵌有CPU和PLL锁相环，组成SOC片上系统；其特征在于：基准时钟发生器产生的基准时钟输入PLL锁相环，PLL锁相环对基准时钟进行倍频处理，得到时钟一输入到FPGA中的可配置逻辑模块；待监测时钟信号输入可配置逻辑模块，可配置逻辑模块对待监测时钟进行分频处理，得到时钟二；并且时钟一控制可配置逻辑模块中的触发器对时钟二分别延时N ns、2N ns，得到时钟三、四；并对时钟三与时钟四异或处理得到时钟五；利用可配置逻辑模块中的计数器对时钟一进行计数；当时钟五为高电平时，计数器清零；当时钟五为低电平时，计数器开始计数；当时钟五的上升沿到来时，锁存计数值；将锁存的计数值用时钟五进行延时一个周期，得到数值二；并在时钟五的每个上升沿将锁存的计数值与数值二比较，得到时钟五的当前周期与上一周期的频率差值，如果该差值大于等于给定值，就进行次数加1，表征该信号存在跳变一次；CPU接收PC机控制指令，向PC机发送待监测时钟信号跳变次数的总和。 

本发明利用FPGA的内部PLL资源对外接高精度基准时钟进行倍频，得到高频时钟。再利用高频时钟对待监测的低频时钟进行周期采样，根据奈奎斯特采样定律，采用2倍以上的采样时钟能够真实还原信号。本方案所监测的TTL时钟频率范围为1.562～100M赫兹。采样时钟频率最小为待监测时钟频率的4倍，最大可以达到256倍，最小监测跳变时间为5ns。待监测时钟由SMA接头引入FPGA的全局时钟管脚，用高频时钟采样2拍，实现跨时钟域的同步；利用组合逻辑将信号转变为1.5ns--3.5ns脉宽的脉冲模式，在脉冲的高电平时间清零计数器，低电平时间计数器计数，实现对信号的采样；同步使用待监测时钟上升沿将计数值锁存到两级锁存器中，再对两级锁存器中的数据进行比较，实现对待监测时钟的逐周期比较，从而 达到监测时钟跳变的目的。 

本发明所述的TTL信号频率跳变监测系统和方法的有益效果是：本发明具有实时性、低成本的特点，可简单、快捷的实现1.562M～100M赫兹的TTL信号频率跳变检测，能够得到在某段时间内TTL信号频率跳变的累积次数，检测方便，准确；可广泛应用于现代通信、雷达和电子对抗技术中。 

附图说明

图1是本发明所述的TTL信号频率跳变监测系统的原理框图。 

图2是本发明所述的TTL信号频率跳变监测方法的流程图。 

图3是TTL信号频率跳变监测的仿真图。 

具体实施方式