[发明专利]一种基于纳米线的立式环栅晶体管及其制备方法

说明书

技术领域

本发明属于纳米电子学技术领域，具体涉及一种基于纳米线的立式环栅晶体管及其制备方法。

背景技术

随着半导体工业的发展，芯片的集成度越来越高，单个MOS器件的尺寸越来越小，各种因尺寸减小带来的问题开始出现，其中之一就是短沟道效应。为了抑制短沟道效应，人们提出了各种栅结构，如SOI和FinFET等等。在所有的栅结构中，环栅结构能够在很大程度上提高栅调控的能力，抑制短沟道效应。相比于传统块体材料，纳米线等一维材料具有易于制备环栅结构的天然优势。

在半导体材料中，硅的电学性能并不出众。表征材料电学性能的一个很重要的指标是载流子迁移率。Ⅲ-Ⅴ族材料的载流子迁移率，尤其是电子迁移率远高于硅，在未来的半导体工业的发展中，特别是在射频电子器件领域，Ⅲ-Ⅴ族材料很有可能替代硅材料。另一方面，为了节省成本，新材料的使用依然要与现有的硅工艺集成，往往需要在硅衬底上来生长这些材料。由于Ⅲ-Ⅴ族材料与硅的晶格系数不同，如果在硅衬底上直接生长块体材料，二者晶格失配，将会在界面处引入大量的缺陷。而对于半导体纳米线，由于纳米线在径向上尺寸很小，一般为数十纳米，可以减少由晶格失配导致的缺陷。

目前国内外已经有很多研究组具备了在硅衬底上生长Ⅲ-Ⅴ族纳米线的能力：瑞典Lund大学的Lars Samuelson等人在Journal of Crystal Growth334(2011)51–56，发表的题为“Self-seeded,position-controlled InAs nanowire growth on Si:A growth parameter study”的文章中，公布了在硅衬底上采用自催化的方法生长立式InAs纳米线有序阵列的成果；在Nature.488,(2012),189，题为“A III–V nanowire channel on silicon for high-performance vertical transistors”的文章显示，日本Hokkaido大学的Takashi Fukui等人也具备了在硅衬底上生长立式Ⅲ-Ⅴ族纳米线周期性阵列的能力。

从材料的电学性能和目前的研究进展来看，Ⅲ-Ⅴ族纳米线很有可能在射频电子器件领域得到进一步的应用。表征射频电子器件的指标之一是截止频率，截止频率除了与材料自身的电学性能，主要是电子迁移率有关系之外，还与器件的寄生电容和寄生电阻有很重要的关系。因此为了提高器件的性能，我们需要设法在减少寄生电容的同时，控制寄生电阻。目前基于Ⅲ-Ⅴ族纳米线的立式环栅射频器件的最先进的工作来自于瑞典Lund大学，发表于Nano Lett.2010,10,809–812，题为“Vertical InAs Nanowire Wrap Gate Transistors with ft>7GHz and f_max>20GHz”的文章。但这篇文章器件结构中，源极和栅极、栅极和漏极之间都有一段不受调控的纳米线，这段纳米线引入了有很大影响的寄生电阻，抑制了器件射频性能的提升。在其它文章中，器件的结构也大体与之相同。

为了减少器件的电阻，一种方法是减少源电极（或漏电极）与栅电极之间的距离；另一种方法是采用重掺杂或者形成金属合金的方法，减少不受调控纳米线部分的电阻。美国UC，Berkeley的Ali Javey在发表于Nano Lett.2008,8,4528-4533，题为“Formation and Characterization of NixInAs/InAs Nanowire Heterostructures by Solid Source Reaction”的文章中详述了金属Ni和Ⅲ-Ⅴ族材料InAs的合金NixInAs的制备方法，采用退火的方法，通过控制退火温度和退火时间来调控合金NixInAs形成的长度。

发明内容

本发明的目的是制备出速度更快、可以更好地抑制短沟道效应的、可实现三维集成的基于纳米线的立式环栅晶体管。

本发明的技术方案如下：一种基于纳米线的立式环栅晶体管，自下而上分别包括衬底201、源电极203、本征或低掺杂纳米线202、栅介质205、栅电极206、低阻纳米线207、漏电极210以及第一隔离层204、第二隔离层208和第三隔离层209，

所述源电极203在衬底201上；

所述晶体管的导电沟道是垂直于所述衬底201的本征或低掺杂纳米线202；